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• 9.3.4 幀同步過程的幾種狀態
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• 9.1.1 異步傳輸的概念
• 9.1 異步傳輸與同步傳輸的概念
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• 8.2.3 簡化后插值算法位同步技術的仿真
• 8.2.2 定時誤差檢測算法的MATLAB仿真程序
• 8.2.1 環路濾波器系數的設計
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• 第8章 插值算法位同步技術的FPGA實現
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• 7.4.6 改進型數字濾波器的Verilog HDL實現
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• 7.2.7 位同步信號形成及移相模塊的Verilog HDL實現
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• 7.1.3 利用數字鎖相法提取位同步信號
• 7.1.2 利用濾波法提取位同步信號
• 7.1.1 位同步的概念
• 7.1 位同步的概念及實現方法
• 第7章 數字鎖相法位同步技術的FPGA實現
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• 6.5.3 鑒頻器模塊的Verilog HDL實現
• 6.5.2 頂層模塊的Verilog HDL實現
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• 6.4.4 AFC環解調FSK信號的原理
• 6.4.3 FSK信號的相干解調原理
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• 6.3.6 FPGA實現及仿真測試
• 6.3.5 基于FFT頻差估計的Verilog HDL實現
• 6.3.4 輸入信號建模與MATLAB仿真
• 6.3.3 FFT核的使用
• 6.3.2 FFT算法原理及MATLAB仿真
• 6.3.1 離散傅里葉變換
• 6.3 基于FFT載波頻率估計的FPGA實現
• 6.2.3 最大似然頻差估計的FPGA實現方法
• 6.2.2 最大似然頻差估計的MATLAB仿真
• 6.2.1 最大似然頻差估計的原理
• 6.2 最大似然頻差估計的FPGA實現
• 6.1 自動頻率控制的概念
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• 5.5.4 FPGA實現后的仿真測試
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• 5.3.1 改進的平方環原理
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• 5.2.3 DPSK信號傳輸模型及仿真
• 5.2.2 DPSK信號的調制原理及特征
• 5.2.1 工程實例需求
• 5.2 輸入信號建模與仿真
• 5.1.3 判決反饋環的工作原理
• 5.1.2 同相正交環的工作原理
• 5.1.1 平方環的工作原理
• 5.1 抑制載波同步的原理
• 第5章 抑制載波同步的FPGA實現
• 4.8 小結
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• 4.6.3 調幅輸入信號的仿真測試
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• 4.6.1 測試激勵的Verilog HDL設計
• 4.6 載波同步環的仿真測試
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• 4.5.3 環路濾波器的Verilog HDL實現
• 4.5.2 IIR濾波器的Verilog HDL實現
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• 4.4.3 環路濾波器及數控振蕩器設計
• 4.4.2 數字鑒相器設計
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• 4.3.3 輸入信號的MATLAB仿真
• 4.3.2 輸入信號模型
• 4.3.1 工程實例需求
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• 4.2.4 數字鎖相環動態方程
• 4.2.3 數字控制振蕩器
• 4.2.2 數字環路濾波器
• 4.2.1 數字鑒相器
• 4.2 鎖相環的數字化模型
• 4.1.2 鎖相環的工作方式
• 4.1.1 載波同步的概念及實現方法
• 4.1 載波同步的原理
• 第4章 載波同步的FPGA實現
• 3.6 小結
• 3.5.6 鎖相調相器
• 3.5.5 鎖相調頻器
• 3.5.4 調幅信號的相干解調
• 3.5.3 調相解調器
• 3.5.2 調頻解調器
• 3.5.1 鎖相環的兩種跟蹤狀態
• 3.5 鎖相環的應用
• 3.4.6 鎖相環的噪聲性能
• 3.4.5 鎖相環的捕獲性能
• 3.4.4 非線性跟蹤性能
• 3.4.3 鎖相環的穩定性
• 3.4.2 鎖相環的頻率響應
• 3.4.1 暫態信號響應
• 3.4 鎖相環的性能分析
• 3.3.3 鎖相環的傳遞函數
• 3.3.2 線性相位模型
• 3.3.1 非線性相位模型
• 3.3 鎖相環的動態方程
• 3.2.3 壓控振蕩器
• 3.2.2 環路濾波器
• 3.2.1 鑒相器
• 3.2 鎖相環的組成
• 3.1.3 鎖相環的基本性能要求
• 3.1.2 鎖定與跟蹤的概念
• 3.1.1 鎖相環的模型
• 3.1 鎖相環的原理
• 第3章 鎖相環原理及應用
• 2.5 小結
• 2.4.5 濾波器模塊
• 2.4.4 浮點數運算模塊
• 2.4.3 除法器模塊
• 2.4.2 乘法器模塊
• 2.4.1 加法器模塊
• 2.4 FPGA中的常用運算處理模塊
• 2.3.3 數字系統運算中的字長效應
• 2.3.2 A/D轉換器的字長效應
• 2.3.1 字長效應的產生因素
• 2.3 有限字長效應
• 2.2.4 有效數據位的計算
• 2.2.3 除法運算
• 2.2.2 乘法運算
• 2.2.1 加/減法運算
• 2.2 FPGA中數的運算
• 2.1.3 浮點數表示
• 2.1.2 定點數表示
• 2.1.1 萊布尼茲與二進制
• 2.1 FPGA中數的表示
• 第2章 FPGA實現數字信號處理基礎
• 1.9 小結
• 1.8.2 CRD500典型應用
• 1.8.1 CRD500簡介
• 1.8 FPGA開發板CRD500
• 1.7.4 MATLAB與Quartus II的數據交互
• 1.7.3 MATLAB的特點及優勢
• 1.7.2 MATLAB工作界面
• 1.7.1 MATLAB簡介
• 1.7 MATLAB軟件
• 1.6.3 FPGA的設計流程
• 1.6.2 ModelSim仿真軟件
• 1.6.1 Quartus II開發套件
• 1.6 FPGA開發工具及設計流程
• 1.5.3 Verilog HDL的程序結構
• 1.5.2 Verilog HDL的特點
• 1.5.1 HDL語言簡介
• 1.5 Verilog HDL語言簡介
• 1.4 Altera器件簡介
• 1.3.3 FPGA在數字信號處理中的應用
• 1.3.2 FPGA的結構和工作原理
• 1.3.1 基本概念及發展歷程
• 1.3 FPGA概念及其在信號處理中的應用
• 1.2.2 常用的工程實現途徑
• 1.2.1 兩種不同的實現原理
• 1.2 同步技術的實現方法
• 1.1 數字通信中的同步技術
• 第1章 同步技術的概念及FPGA基礎
• 第1版前言
• 第2版前言
• 內容簡介
• 作者簡介
• 版權信息
• 封面

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• 作者簡介
• 內容簡介
• 第2版前言
• 第1版前言
• 第1章 同步技術的概念及FPGA基礎
• 1.1 數字通信中的同步技術
• 1.2 同步技術的實現方法
• 1.2.1 兩種不同的實現原理
• 1.2.2 常用的工程實現途徑
• 1.3 FPGA概念及其在信號處理中的應用
• 1.3.1 基本概念及發展歷程
• 1.3.2 FPGA的結構和工作原理
• 1.3.3 FPGA在數字信號處理中的應用
• 1.4 Altera器件簡介
• 1.5 Verilog HDL語言簡介
• 1.5.1 HDL語言簡介
• 1.5.2 Verilog HDL的特點
• 1.5.3 Verilog HDL的程序結構
• 1.6 FPGA開發工具及設計流程
• 1.6.1 Quartus II開發套件
• 1.6.2 ModelSim仿真軟件
• 1.6.3 FPGA的設計流程
• 1.7 MATLAB軟件
• 1.7.1 MATLAB簡介
• 1.7.2 MATLAB工作界面
• 1.7.3 MATLAB的特點及優勢
• 1.7.4 MATLAB與Quartus II的數據交互
• 1.8 FPGA開發板CRD500
• 1.8.1 CRD500簡介
• 1.8.2 CRD500典型應用
• 1.9 小結
• 第2章 FPGA實現數字信號處理基礎
• 2.1 FPGA中數的表示
• 2.1.1 萊布尼茲與二進制
• 2.1.2 定點數表示
• 2.1.3 浮點數表示
• 2.2 FPGA中數的運算
• 2.2.1 加/減法運算
• 2.2.2 乘法運算
• 2.2.3 除法運算
• 2.2.4 有效數據位的計算
• 2.3 有限字長效應
• 2.3.1 字長效應的產生因素
• 2.3.2 A/D轉換器的字長效應
• 2.3.3 數字系統運算中的字長效應
• 2.4 FPGA中的常用運算處理模塊
• 2.4.1 加法器模塊
• 2.4.2 乘法器模塊
• 2.4.3 除法器模塊
• 2.4.4 浮點數運算模塊
• 2.4.5 濾波器模塊
• 2.5 小結
• 第3章 鎖相環原理及應用
• 3.1 鎖相環的原理
• 3.1.1 鎖相環的模型
• 3.1.2 鎖定與跟蹤的概念
• 3.1.3 鎖相環的基本性能要求
• 3.2 鎖相環的組成
• 3.2.1 鑒相器
• 3.2.2 環路濾波器
• 3.2.3 壓控振蕩器
• 3.3 鎖相環的動態方程
• 3.3.1 非線性相位模型
• 3.3.2 線性相位模型
• 3.3.3 鎖相環的傳遞函數
• 3.4 鎖相環的性能分析
• 3.4.1 暫態信號響應
• 3.4.2 鎖相環的頻率響應
• 3.4.3 鎖相環的穩定性
• 3.4.4 非線性跟蹤性能
• 3.4.5 鎖相環的捕獲性能
• 3.4.6 鎖相環的噪聲性能
• 3.5 鎖相環的應用
• 3.5.1 鎖相環的兩種跟蹤狀態
• 3.5.2 調頻解調器
• 3.5.3 調相解調器
• 3.5.4 調幅信號的相干解調
• 3.5.5 鎖相調頻器
• 3.5.6 鎖相調相器
• 3.6 小結
• 第4章 載波同步的FPGA實現
• 4.1 載波同步的原理
• 4.1.1 載波同步的概念及實現方法
• 4.1.2 鎖相環的工作方式
• 4.2 鎖相環的數字化模型
• 4.2.1 數字鑒相器
• 4.2.2 數字環路濾波器
• 4.2.3 數字控制振蕩器
• 4.2.4 數字鎖相環動態方程
• 4.3 輸入信號建模與仿真
• 4.3.1 工程實例需求
• 4.3.2 輸入信號模型
• 4.3.3 輸入信號的MATLAB仿真
• 4.4 載波同步環的參數設計
• 4.4.1 總體性能參數設計
• 4.4.2 數字鑒相器設計
• 4.4.3 環路濾波器及數控振蕩器設計
• 4.5 載波同步環的FPGA實現
• 4.5.1 頂層模塊的Verilog HDL實現
• 4.5.2 IIR濾波器的Verilog HDL實現
• 4.5.3 環路濾波器的Verilog HDL實現
• 4.5.4 載波同步環的FPGA實現
• 4.6 載波同步環的仿真測試
• 4.6.1 測試激勵的Verilog HDL設計
• 4.6.2 單載波輸入信號的仿真測試
• 4.6.3 調幅輸入信號的仿真測試
• 4.6.4 關于載波同步環參數的討論
• 4.7 載波同步環的板載測試
• 4.7.1 硬件接口電路
• 4.7.2 板載測試程序
• 4.7.3 板載測試驗證
• 4.8 小結
• 第5章 抑制載波同步的FPGA實現
• 5.1 抑制載波同步的原理
• 5.1.1 平方環的工作原理
• 5.1.2 同相正交環的工作原理
• 5.1.3 判決反饋環的工作原理
• 5.2 輸入信號建模與仿真
• 5.2.1 工程實例需求
• 5.2.2 DPSK信號的調制原理及特征
• 5.2.3 DPSK信號傳輸模型及仿真
• 5.3 平方環的FPGA實現
• 5.3.1 改進的平方環原理
• 5.3.2 改進的平方環性能參數設計
• 5.3.3 帶通濾波器設計
• 5.3.4 頂層模塊的Verilog HDL實現
• 5.3.5 帶通濾波器的Verilog HDL實現
• 5.3.6 低通濾波器的Verilog HDL實現
• 5.3.7 FPGA實現后的仿真測試
• 5.4 同相正交環的FPGA實現
• 5.4.1 同相正交環性能參數設計
• 5.4.2 低通濾波器的Verilog HDL實現
• 5.4.3 其他模塊的Verilog HDL實現
• 5.4.4 頂層模塊的Verilog HDL實現
• 5.4.5 FPGA實現后的仿真測試
• 5.4.6 同相支路的判決及碼型變換
• 5.5 判決反饋環的FPGA實現
• 5.5.1 判決反饋環的性能參數設計
• 5.5.2 頂層模塊的Verilog HDL實現
• 5.5.3 積分判決模塊的Verilog HDL實現
• 5.5.4 FPGA實現后的仿真測試
• 5.6 平方環的板載測試
• 5.6.1 硬件接口電路
• 5.6.2 板載測試程序
• 5.6.3 板載測試驗證
• 5.7 小結
• 第6章 自動頻率控制的FPGA實現
• 6.1 自動頻率控制的概念
• 6.2 最大似然頻差估計的FPGA實現
• 6.2.1 最大似然頻差估計的原理
• 6.2.2 最大似然頻差估計的MATLAB仿真
• 6.2.3 最大似然頻差估計的FPGA實現方法
• 6.3 基于FFT載波頻率估計的FPGA實現
• 6.3.1 離散傅里葉變換
• 6.3.2 FFT算法原理及MATLAB仿真
• 6.3.3 FFT核的使用
• 6.3.4 輸入信號建模與MATLAB仿真
• 6.3.5 基于FFT頻差估計的Verilog HDL實現
• 6.3.6 FPGA實現及仿真測試
• 6.4 FSK信號調制/解調原理
• 6.4.1 數字頻率調制
• 6.4.2 FSK信號的MATLAB仿真
• 6.4.3 FSK信號的相干解調原理
• 6.4.4 AFC環解調FSK信號的原理
• 6.5 AFC環的FPGA實現
• 6.5.1 AFC環參數設計
• 6.5.2 頂層模塊的Verilog HDL實現
• 6.5.3 鑒頻器模塊的Verilog HDL實現
• 6.5.4 FPGA實現及仿真測試
• 6.6 AFC環的板載測試
• 6.6.1 硬件接口電路
• 6.6.2 板載測試程序
• 6.6.3 板載測試驗證
• 6.7 小結
• 第7章 數字鎖相法位同步技術的FPGA實現
• 7.1 位同步的概念及實現方法
• 7.1.1 位同步的概念
• 7.1.2 利用濾波法提取位同步信號
• 7.1.3 利用數字鎖相法提取位同步信號
• 7.2 微分型位同步環的FPGA實現
• 7.2.1 微分型位同步環的原理
• 7.2.2 頂層模塊的Verilog HDL實現
• 7.2.3 雙相時鐘模塊的Verilog HDL實現
• 7.2.4 微分鑒相模塊的Verilog HDL實現
• 7.2.5 單穩態觸發器模塊的Verilog HDL實現
• 7.2.6 控制及分頻模塊的Verilog HDL實現
• 7.2.7 位同步信號形成及移相模塊的Verilog HDL實現
• 7.2.8 FPGA實現及仿真測試
• 7.3 積分型位同步環的FPGA實現
• 7.3.1 積分型位同步環的原理
• 7.3.2 頂層模塊的Verilog HDL實現
• 7.3.3 積分器模塊的Verilog HDL實現
• 7.3.4 鑒相模塊的Verilog HDL實現
• 7.3.5 FPGA實現及仿真測試
• 7.4 改進型位同步環的FPGA實現
• 7.4.1 正交支路積分輸出門限判決法
• 7.4.2 數字濾波器法的工作原理
• 7.4.3 隨機徘徊濾波器的Verilog HDL實現
• 7.4.4 隨機徘徊濾波器的仿真測試
• 7.4.5 改進型數字濾波器的工作原理
• 7.4.6 改進型數字濾波器的Verilog HDL實現
• 7.5 微分型位同步環的板載測試
• 7.5.1 硬件接口電路
• 7.5.2 板載測試程序
• 7.5.3 板載測試驗證
• 7.6 小結
• 第8章 插值算法位同步技術的FPGA實現
• 8.1 插值算法位同步技術的原理
• 8.1.1 插值算法的總體結構
• 8.1.2 內插濾波器的原理及結構
• 8.1.3 Gardner定時誤差檢測算法
• 8.1.4 環路濾波器與數控振蕩器
• 8.2 插值算法位同步技術的MATLAB仿真
• 8.2.1 環路濾波器系數的設計
• 8.2.2 定時誤差檢測算法的MATLAB仿真程序
• 8.2.3 簡化后插值算法位同步技術的仿真
• 8.3 插值算法位同步技術的FPGA實現
• 8.3.1 頂層模塊的Verilog HDL設計
• 8.3.2 內插濾波器模塊的Verilog HDL設計
• 8.3.3 定時誤差檢測及環路濾波器模塊的Verilog HDL設計
• 8.3.4 數控振蕩器的Verilog HDL設計
• 8.3.5 FPGA實現后的仿真測試
• 8.4 插值算法位同步環的板載測試
• 8.4.1 硬件接口電路
• 8.4.2 板載測試程序
• 8.4.3 板載測試驗證
• 8.5 小結
• 第9章 幀同步技術的FPGA實現
• 9.1 異步傳輸與同步傳輸的概念
• 9.1.1 異步傳輸的概念
• 9.1.2 同步傳輸的概念
• 9.1.3 異步傳輸與同步傳輸的區別
• 9.2 起止式同步的FPGA實現
• 9.2.1 RS-232串口通信協議
• 9.2.2 頂層模塊的Verilog HDL實現
• 9.2.3 時鐘模塊的Verilog HDL實現
• 9.2.4 串口接收模塊的Verilog HDL實現
• 9.2.5 串口發送模塊的Verilog HDL實現
• 9.2.6 FPGA實現及仿真測試
• 9.3 幀同步碼組及其檢測原理
• 9.3.1 幀同步碼組的選擇
• 9.3.2 間隔式插入法的檢測原理
• 9.3.3 連貫式插入法的檢測原理
• 9.3.4 幀同步過程的幾種狀態
• 9.4 連貫式插入法幀同步的FPGA實現
• 9.4.1 實例要求及總體模塊設計
• 9.4.2 搜索態模塊的Verilog HDL實現及仿真
• 9.4.3 校核態模塊的Verilog HDL實現及仿真
• 9.4.4 同步態模塊的Verilog HDL實現及仿真
• 9.4.5 幀同步的FPGA實現及仿真
• 9.5 串口通信的板載測試
• 9.5.1 硬件接口電路
• 9.5.2 板載測試驗證
• 9.6 幀同步電路的板載測試
• 9.6.1 硬件接口電路
• 9.6.2 板載測試程序
• 9.6.3 板載測試驗證
• 9.7 小結
• 參考文獻
• 封底 更新時間：2024-01-19 15:31:22