4.6.1 測試激勵的Verilog HDL設(shè)計
- 數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)：Altera/Verilog版（第2版）
- 杜勇編著
- 726字
- 2024-01-19 15:30:21
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