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芯片設(shè)計(jì)——CMOS模擬集成電路版圖設(shè)計(jì)與驗(yàn)證:基于Cadence IC 6.1.7(第2版)
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本書聚焦CMOS模擬集成電路版圖設(shè)計(jì)領(lǐng)域,從版圖的基本概念、設(shè)計(jì)方法和EDA工具入手,循序漸進(jìn)介紹了CMOS模擬集成電路版圖規(guī)劃、布局、設(shè)計(jì)到流片的全流程;詳盡地介紹了目前主流使用的模擬集成電路版圖設(shè)計(jì)和驗(yàn)證工具——CadenceIC6.1.7與SiemensEDACalibreDesignSolutions(Calibre);同時(shí)展示了運(yùn)算放大器、帶隙基準(zhǔn)源、低壓差線性穩(wěn)壓器、模—數(shù)轉(zhuǎn)換器等典型模擬集成電路版圖的設(shè)計(jì)實(shí)例,并結(jié)合實(shí)例對LVS驗(yàn)證中的典型案例進(jìn)行了歸納和總結(jié);最后對集成電路設(shè)計(jì)使用的工藝設(shè)計(jì)工具包內(nèi)容,以及參數(shù)化單元建立方法進(jìn)行了討論。本書通過結(jié)合基礎(chǔ)、工具和設(shè)計(jì)實(shí)踐,由淺入深,使讀者深刻了解CMOS模擬集成電路版圖設(shè)計(jì)和驗(yàn)證的規(guī)則、流程和基本方法,對于進(jìn)行CMOS模擬集成電路學(xué)習(xí)的高年級本科生、研究生,以及從事集成電路版圖設(shè)計(jì)與驗(yàn)證的工程師,都能提供有益的幫助。

陳鋮穎 陳黎明等編著 ·電子通信 ·16.4萬字

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