第1章 片上系統(tǒng)概述

本章作為開篇，講述集成電路工藝技術(shù)和集成電路設(shè)計方法的發(fā)展、講述片上系統(tǒng)的基礎(chǔ)知識及基本概念，并在此基礎(chǔ)上，引出DemoSoC的架構(gòu)設(shè)計，后續(xù)章節(jié)中將對其設(shè)計細(xì)節(jié)進(jìn)行進(jìn)一步分析。

1.1 片上系統(tǒng)的基礎(chǔ)知識

1.1.1 集成電路技術(shù)的發(fā)展

與分立元件相比，集成電路將晶體管、電阻、電容、二極管等電子組件整合裝至一塊芯片（chip）上，由于集成電路的體積極小，使載流子運(yùn)動的距離大幅縮小，因此速度更快且可靠性更高。在集成電路的發(fā)展初期，集成電路的種類一般是以內(nèi)含晶體管等電子組件的數(shù)量來劃分，其分類如下：

MSI（中型集成電路），晶體管數(shù)100～1000；

LSI（大規(guī)模集成電路），晶體管數(shù)1000～100000；

VLSI（超大規(guī)模集成電路），晶體管數(shù)100000以上。

然而集成電路的發(fā)展一直遵循摩爾指示的規(guī)律推進(jìn)，即工藝特征尺寸大約每18個月減小一倍，集成度大約每18個月翻一番，至今已有40年的歷史。在VLSI之后，就再也沒有出現(xiàn)過被廣為接受的以晶體管個數(shù)形式命名的集成電路類型劃分名稱。如今，集成電路已經(jīng)進(jìn)入深亞微米階段，國外主流設(shè)計工藝尺寸已經(jīng)達(dá)到90nm，最新工藝尺寸已達(dá)到40 nm，國內(nèi)也發(fā)展到了0.13um，單芯片可集成的晶體管數(shù)已經(jīng)超過千萬。由于信息市場的需求和微電子自身的發(fā)展，引發(fā)了以微細(xì)加工（集成電路特征尺寸不斷縮?。橹饕卣鞯亩喾N工藝集成技術(shù)和面向應(yīng)用的系統(tǒng)級芯片的發(fā)展。

隨著半導(dǎo)體產(chǎn)業(yè)進(jìn)入超深亞微米乃至納米加工時代，在單一集成電路芯片上就可以實(shí)現(xiàn)一個復(fù)雜的電子系統(tǒng)，諸如手機(jī)芯片、數(shù)字電視芯片、DVD芯片等，這就是片上系統(tǒng)SoC（System - on - Chip）。在未來幾年內(nèi)，有上億個晶體管、幾千萬個邏輯門的集成電路都可望在單一芯片上實(shí)現(xiàn)。

1.1.2 片上系統(tǒng)基本概念

片上系統(tǒng)技術(shù)始于20世紀(jì)90年代中期，隨著半導(dǎo)體工藝技術(shù)的發(fā)展，IC設(shè)計者能夠?qū)⒂鷣碛鷱?fù)雜的功能集成到單硅片上，SoC正是在集成電路（IC）向集成系統(tǒng)（IS）轉(zhuǎn)變的大方向下產(chǎn)生的。1994年Motorola發(fā)布的FLEX-CORE系統(tǒng)（用來制作基于68000和PowerPC的定制微處理器）和1995年LSILogic公司為Sony公司設(shè)計的SoC，可能是基于IP（Intellectual Property）核完成SoC設(shè)計的最早報道。由于SoC可以充分利用已有的設(shè)計積累，從而顯著地提高了ASIC的設(shè)計能力，因此發(fā)展非常迅速，引起了工業(yè)界和學(xué)術(shù)界的關(guān)注。

片上系統(tǒng)的具體定義為：在單個芯片上集成一個完整的系統(tǒng)，一般包括系統(tǒng)級芯片控制邏輯模塊、微處理器/微控制器CPU內(nèi)核模塊、數(shù)字信號處理器DSP模塊、嵌入的存儲器模塊、和外部進(jìn)行通信的接口模塊、含有ADC/DAC的模擬前端模塊、電源提供和功耗管理模塊，是一個具備特定功能、服務(wù)于特定市場的軟件和硅集成電路的混合體，比如WLAN基帶芯片、便攜式多媒體芯片、DVD播放機(jī)解碼芯片等。片上系統(tǒng)產(chǎn)品的成功關(guān)鍵在于需要在正確的時間窗口為目標(biāo)用戶提供令人滿意的性能和價格。片上系統(tǒng)常具備以下基本特征。

（1）片上系統(tǒng)應(yīng)由可設(shè)計重用的IP核組成，IP核是具有復(fù)雜系統(tǒng)功能、能夠獨(dú)立出售的VLSI模塊；

（2）片上系統(tǒng)應(yīng)采用深亞微米以上的工藝技術(shù)；

（3）片上系統(tǒng)中可以有多個MPU、DSP、MCU或其復(fù)合的IP核；

（4）片上系統(tǒng)內(nèi)嵌有系統(tǒng)軟件或可載入的用戶軟件。

1.1.3 集成電路設(shè)計方法的發(fā)展與進(jìn)步

最初的集成電路設(shè)計都采用邏輯門輸入方式，采用卡諾圖進(jìn)行手工化簡，設(shè)計效率非常低。1985年P(guān)hil Moorby發(fā)明了Verilog HDL，1987年VHDL成為IEEE標(biāo)準(zhǔn)，這兩種語言被用來建模集成電路，使得組合邏輯能夠和時序邏輯分開單獨(dú)優(yōu)化，進(jìn)而出現(xiàn)了Synopsys的Design Compiler這樣的寄存器傳輸級（RTL）綜合工具。寄存器傳輸級綜合代表了人類集成電路設(shè)計能力的一次重要進(jìn)步，人類進(jìn)入了RTL時代。

此后，人們一直在尋找能夠提供更高設(shè)計效率的下一代設(shè)計方法學(xué)。1999年，EDA業(yè)界的Cadence、Synopsys、ARM等公司共同組織開始設(shè)計基于C++的新的EDA語言，從而誕生了SystemC。在2006年，SystemC成為IEEE標(biāo)準(zhǔn)，成為所有EDA軟件支持的VHDL、Verilog之后的第三種自然語言。此間，Verilog也發(fā)展到3.1版本，即SystemVerilog。SystemC的最大價值在于將通信和功能分開，將人類的集成電路設(shè)計時代引入以事務(wù)處理級（Transaction level or TL）建模為核心的電子系統(tǒng)級（ESL）時代。正如Verilog任務(wù)組主席Cliffcummings所說，SystemC的真正價值在于使得高層次綜合成為可能。SystemC正在逐漸為業(yè)界所接受，它能夠提供更高的設(shè)計效率、更高的首次流片成功概率、更有效的設(shè)計流程，從而幫助解決集成電路產(chǎn)業(yè)面臨的爆炸性的復(fù)雜度、上市壓力（Time to market presure）、飆升的成本等問題。

回首RTL時代，除了RTL綜合外，另外一個重要標(biāo)志為FPGA（包括CPLD）的出現(xiàn)，F(xiàn)PGA作為ASIC原型驗證平臺芯片、高性能計算芯片、快速上市量少、價格不敏感的應(yīng)用芯片出現(xiàn)在市場上，目前已經(jīng)發(fā)展到每年50億美元的市值。FPGA的核心特征在于使得RTL綜合的結(jié)果可以直接運(yùn)行在芯片上，讓人們立即看到運(yùn)行的結(jié)果。在ESL時代，人們是否需要一種類似RTL時代FPGA的芯片，使得ESL的綜合結(jié)果可以直接運(yùn)行在芯片上，讓人們看到運(yùn)行的結(jié)果？在RTL時代，硅硬件占據(jù)了絕對的主導(dǎo)地位，軟件是非常少的。而ESL時代，軟件正在成為SoC的核心，而硅硬件只提供一個執(zhí)行平臺。ESL的綜合結(jié)果一部分是硅硬件，它們可以繼續(xù)在FPGA上運(yùn)行，而ESL綜合結(jié)果的另外一部分甚至是主要部分是嵌入式軟件，這部分軟件不適合在FPGA上運(yùn)行，它們應(yīng)該運(yùn)行在一種更適合軟件運(yùn)行的器件上，這是一種新型的器件，一種與FPGA一起共同支持和支撐ESL時代的器件，這種器件，在筆者看來，就是以能夠執(zhí)行g(shù)cc的C編譯最小32位處理器陣列為核心構(gòu)成的多核處理器，權(quán)且稱作SOPA（SystemC Optimized Processing Array），與FPGA（Field Programmable Gate Array）互補(bǔ)，正如設(shè)計語言SystemC與SystemVerilog之間的互補(bǔ)關(guān)系。

1.1.4 片上系統(tǒng)設(shè)計中的基本問題

片上系統(tǒng)設(shè)計中的基本問題包括以下幾點(diǎn)。

1．片上互聯(lián)問題

片上互聯(lián)常采用單總線、多總線和片上網(wǎng)絡(luò)方式。片上總線結(jié)構(gòu)及互聯(lián)技術(shù)，直接影響芯片總體性能發(fā)揮。對于單一應(yīng)用領(lǐng)域，可選用成熟的總線架構(gòu)，如AMBA、WISHBONE、CoreConnect；對于系列化或綜合性能要求很高的，可進(jìn)行深入的體系結(jié)構(gòu)研究，構(gòu)建具有自主特色的總線架構(gòu)，做精做強(qiáng)，不受制于第三方，與系統(tǒng)同步發(fā)展。

2．IP核復(fù)用技術(shù)

IP核分為硬核、軟核和固核三種，硬核是指經(jīng)過預(yù)先布局布線且不能由系統(tǒng)設(shè)計者修改的IP核，通常是GDSII格式；軟核通常以HDL RTL代碼形式提交，固核則是RTL代碼綜合后的網(wǎng)表。IP核應(yīng)有良好的開發(fā)文檔和參考手冊，包括數(shù)據(jù)手冊、用戶使用指南、仿真和重用模型，便于移植。

3．軟硬件協(xié)同設(shè)計技術(shù)

由于市場和設(shè)計風(fēng)險的壓力，SoC軟硬件協(xié)同設(shè)計尤為重要。改進(jìn)軟硬件協(xié)同設(shè)計規(guī)范、協(xié)同分析、協(xié)同設(shè)計、協(xié)同模擬和協(xié)同驗證，可大大減少硬件設(shè)計風(fēng)險和縮短嵌入式軟件的開發(fā)調(diào)試時間。同時在協(xié)同驗證環(huán)境中能夠及時發(fā)現(xiàn)軟硬件中所存在的致命問題。

4．先進(jìn)驗證技術(shù)

主要分IP核驗證、IP核與總線接口兼容性驗證和系統(tǒng)級驗證三個層次，包括設(shè)計概念驗證、設(shè)計實(shí)現(xiàn)驗證、設(shè)計性能驗證、故障模擬、芯片測試等；從驗證類型分，有兼容性測試、邊角測試、隨機(jī)測試、真實(shí)碼測試、回歸測試和斷言驗證等。由于芯片愈來愈復(fù)雜，軟件仿真開銷大，因而硬件仿真驗證成為一種重要的驗證手段。

5．低功耗設(shè)計

降低功耗要從SoC多層次立體角度研究電路實(shí)現(xiàn)工藝、輸入向量控制（IVC）技術(shù)、多電壓技術(shù)、功耗管理技術(shù)，以及軟（算法）低功耗利用技術(shù)等多方面綜合解決問題。

6．嵌入式軟件移植/開發(fā)

包括嵌入式操作系統(tǒng)移植和應(yīng)用軟件開發(fā)，軟件要便于維護(hù)，易讀易懂，要具有安全性好、健壯性強(qiáng)、代碼執(zhí)行效率高等特點(diǎn)。