2.5 添加新的設(shè)計(jì)文件

本節(jié)將在工程中建立并添加新的Verilog HDL設(shè)計(jì)文件，主要步驟包括：

（1）可以通過下面兩種方式之一建立新的Verilog HDL設(shè)計(jì)。

① 在如圖2.29所示的“Tasks”窗口中，選擇并單擊“New...”選項(xiàng)。

② 在當(dāng)前主界面主菜單中選擇File->New。

（2）如圖 2.32 所示，彈出“New”對話框，在該對話框中給出了可以創(chuàng)建的文件類型，包括4類。

① Design Files（設(shè)計(jì)文件），包括 AHDL File（AHDL 文件）、Block Diagram/Schematic File（塊圖/原理圖文件）、EDIF File（EDIF，即Electronic Design Interchange Format，它是電子設(shè)計(jì)交換格式文件）、Qsys System File（Qsys 系統(tǒng)文件）、State Machine File（狀態(tài)機(jī)文件）、SystemVerilog HDL File（SystemVerilog HDL文件）、Tcl Script File（Tcl腳本文件）、Verilog HDL File（Verilog HDL文件）和VHDL File（VHDL文件）。

② Memory Files（存儲器文件），包括Hexadecimal（Intel-Format）File（十六進(jìn)制Intel格式文件）和Memory Initialization File（存儲器初始化文件）。

③ Verification/Debugging Files（驗(yàn)證/調(diào)試文件），包括 In-System Sources and Probes File（系統(tǒng)內(nèi)源和探測文件）、Logic Analyzer Interface File（邏輯分析儀接口文件）、Signal Tap Logic Analyzer File（Signal Tap邏輯分析儀文件）和University Program VWF（大學(xué)計(jì)劃VWF，VWF為Vector Waveform File的縮寫，表示向量波形文件）。

④ Other Files（其他文件），包括AHDL Include File（AHDL包含文件）、Block Symbol File（塊符號文件）、Chain Description File（鏈描述文件）、Synopsys Design Constraints File （Synopsys設(shè)計(jì)約束文件）和Text File（文本文件）。

在該設(shè)計(jì)中，選擇設(shè)計(jì)文件類中的“Verilog HDL File”選項(xiàng)。

（3）單擊“OK”按鈕。

（4）出現(xiàn)一個(gè)空白的“Verilog1.v^*”設(shè)計(jì)界面，在該界面中輸入 Verilog HDL 設(shè)計(jì)代碼，如代碼清單2-1所示。

代碼清單2-1 Verilog HDL設(shè)計(jì)代碼

（5）按“Ctrl+S”組合鍵，彈出“另存為”對話框。在該對話框中，輸入文件名 top，將該文件保存為top.v。

思考與練習(xí)2-1：在如圖 2.31 所示的界面中，分別單擊“Hierarchy”標(biāo)簽、“Files”標(biāo)簽、“Design Units”標(biāo)簽和“IP Components”標(biāo)簽，查看這些標(biāo)簽頁中的內(nèi)容。

思考與練習(xí)2-2：保持打開 top.v 文件，然后在主界面主菜單下，選擇 Edit->Insert Template...，彈出“Insert Template”對話框，如圖2.33所示，讀者可以查看HDL的模板。