書名: Cadence Concept-HDL & Allegro原理圖與電路板設(shè)計(jì)(第2版)作者名: 周潤景 李茂泉編著本章字?jǐn)?shù): 232字更新時(shí)間: 2021-07-23 18:11:42
6.1 加載網(wǎng)表
(1)在項(xiàng)目管理器中單擊Design Entry,在原理圖編輯器中選擇File→Export Physical。
(2)在打開的對話框中選擇Update PCB Editor Board(Netrev)選項(xiàng)。
(3)在Input Board File區(qū)域單擊Browse按鈕,在打開的對話框中選擇User1/ftb/pcb目錄,選擇partial_placed.brd文件并單擊Open按鈕,partial_placed.brd文件就存入Input Board區(qū)域。修改partial_placed.brd文件的路徑,如圖6-1-1所示。

圖6-1-1 設(shè)置Input Board File區(qū)域
(4)在Output Board File區(qū)域輸入pcbxxx。
(5)在Constrain Manager Data選項(xiàng)下選擇Overwirte Current Constrains選項(xiàng)。
(6)單擊OK按鈕,ROOT設(shè)計(jì)被封裝,PCB編輯器的網(wǎng)絡(luò)表也被制作。
(7)當(dāng)導(dǎo)出完全成功后,單擊No按鈕跳過詳細(xì)報(bào)告。在原理圖編輯器中選擇File→Exit。
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