1.3　傳輸線基礎(chǔ)理論

1.3.1　傳輸線

在高速電路中，傳輸線的特性會有別于在低速電路中，會相對復(fù)雜，也會更為重要。在高速電路中，電路板上的導(dǎo)線稱為傳輸線，傳輸線與返回路徑組成的回路等效為一系列的電容和電感的組合。傳輸線的特性是高速系統(tǒng)必須考慮的問題，信號在傳輸線上的傳輸如圖1-3-1所示。

假設(shè)給信號線施加幅度為1V的電壓信號，則信號以約6in/ns（約為光速的1/6，1in=0.0254m）的速度向前傳播。在開始的10ps內(nèi)，信號向前行進(jìn)0.06in，這意味著一段0.06in信號線在電路中產(chǎn)生了1V的電壓，同時這段信號線形成一個電容，此時信號未到達(dá)的前段仍為0V，依此規(guī)律一直傳播的過程就是傳輸線的信號傳輸過程。傳輸線由兩個具有一定長度的導(dǎo)體構(gòu)成，且其中一個導(dǎo)體為信號傳輸?shù)耐ǖ溃硪粋€導(dǎo)體為信號返回的通道，一般為地。

在信號的傳輸過程中，某一時刻信號遇到的瞬間阻抗稱為特性阻抗。如果整個傳輸線的瞬間阻抗都是一致的，則將其稱為受控阻抗傳輸線，或者均勻傳輸線。

在進(jìn)行高速PCB布線時，須盡量使信號線成為均勻傳輸線，這樣信號就可以平穩(wěn)地向前傳播，否則信號能量的一部分就會在阻抗變化處發(fā)生反射，并可能形成振蕩，從而產(chǎn)生信號完整性問題。而在低速電路中，由于有足夠的時間使信號穩(wěn)定下來，所以不會產(chǎn)生嚴(yán)重的問題。

1.3.2　特性阻抗的計算

以前面的模型為例進(jìn)行傳輸線特性阻抗的推導(dǎo)。令Z表示信號傳遞過程中每步的阻抗；V表示信號輸入電壓；ΔQ表示每步的電量；Δt表示每步的時間；CL表示傳輸線單位長度容量；v表示信號傳遞速度。將上一段信號線看成電源，則

ΔC表示這一段信號線的等效電容，即

綜合以上各項，可以得出特性阻抗為

可知，特性阻抗與傳輸線單位長度電荷容量和信號傳遞速度有關(guān)。用Z0代表特性阻抗，即

可見，所有能夠影響傳輸線單位長度電荷容量及信號傳遞速度的因素，都將影響傳輸線的特性阻抗。在高速電路中，這些因素都是要被重點考慮、仔細(xì)設(shè)計的。在實際電路設(shè)計中，傳輸線阻抗的計算非常復(fù)雜，這時就要借助EDA軟件來自動計算了。

用另一種傳輸線阻抗的計算方法，忽略一些因素以后，傳輸線可以簡化為如圖1-3-2所示電路，其中L′、C′分別是等效電路的感抗和容抗，則傳輸線的阻抗是：

信號的傳輸速度（單位：ps/in）為

1.3.3　傳輸線的分類

在電路板上，傳輸線一般分為兩種類型，如圖1-3-3所示，左圖是帶狀線，右圖是微帶線。

帶狀線是指PCB內(nèi)層的傳輸線。微帶線是指PCB表層的傳輸線。微帶線和帶狀線都是傳輸線，而且都是均勻傳輸線。

微帶線和帶狀線的阻抗以及傳輸速度都可以通過軟件計算出來。在總線設(shè)計中，阻抗和信號的傳輸速度的計算要更加復(fù)雜。

1.3.4　傳輸線效應(yīng)

基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。

1.反射信號

如果一根布線沒有被正確終結(jié)（終端匹配），那么來自驅(qū)動端的信號脈沖在接收端將被反射，從而引發(fā)不可預(yù)期效應(yīng)，使信號波形輪廓失真。如果這個失真變形非常顯著，就會發(fā)生多種錯誤，引起電路設(shè)計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起電路設(shè)計失敗。如果上述情況沒有被充分考慮，EMI將顯著增加，這不單單影響電路設(shè)計的結(jié)果，還會造成整個系統(tǒng)的失敗。

反射信號產(chǎn)生的主要原因包括過長的布線、未被匹配終結(jié)的傳輸線、過量電容/電感以及阻抗失配。

2.延時和時序錯誤

延時和時序錯誤表現(xiàn)為信號在邏輯電平的高、低門限之間變化時，保持一段時間不跳變。過多的信號延時可能導(dǎo)致時序錯誤和元器件功能的混亂。通常在有多個接收端時會出現(xiàn)這類錯誤。電路設(shè)計者必須確定最壞情況下的時間延時，以確保電路設(shè)計的正確性。信號延時產(chǎn)生的原因包括驅(qū)動過載和布線過長。

3.多次跨越邏輯電平門限錯誤

信號在跳變的過程中可能多次跨越邏輯電平門限，從而導(dǎo)致這類錯誤的發(fā)生。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊形式，即信號的振蕩發(fā)生在邏輯電平門限附近。多次跨越邏輯電平門限將導(dǎo)致邏輯功能紊亂。

4.過沖與下沖

布線過長或信號變化太快，可以導(dǎo)致過沖與下沖的發(fā)生。雖然大多數(shù)元器件接收端有輸入保護(hù)二極管保護(hù)，但有時這些過沖電平會遠(yuǎn)遠(yuǎn)超過元器件電源電壓范圍，仍會造成元器件的損壞。

5.串?dāng)_

在一根信號線上有信號通過時，在PCB上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，這種現(xiàn)象稱為串?dāng)_。異步信號和時鐘信號更容易產(chǎn)生串?dāng)_。解決串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。信號線距離地線越近，或者加大線間距，可以減少串?dāng)_的發(fā)生。

6.電磁輻射

電磁輻射有兩個重要方面：電流流過導(dǎo)體會產(chǎn)生磁場，如圖1-3-4所示；將導(dǎo)體放入磁場將會引起感應(yīng)電流。這兩方面符合右手定則。電流流過導(dǎo)體產(chǎn)生的磁場強度受導(dǎo)體形狀影響。

電磁干擾（EMI）通常是指電路設(shè)計中不希望出現(xiàn)的電磁輻射。EMI包括產(chǎn)生過量的電磁輻射和對電磁輻射的敏感性兩個方面。EMI表現(xiàn)為數(shù)字系統(tǒng)由于處理周期、快速的時鐘和轉(zhuǎn)換率而使系統(tǒng)運行時會向周圍環(huán)境輻射電磁波，從而使周圍環(huán)境中正常工作的電子設(shè)備受到干擾，特別是模擬電路，由于其本身的高增益功能，而成為易受影響的電路。EMI產(chǎn)生的主要原因是電路工作頻率太高，以及電路布局、布線不合理。目前，已有進(jìn)行EMI仿真的軟件工具。但這些軟件工具大都很昂貴，且對仿真參數(shù)和邊界條件進(jìn)行設(shè)置比較困難，直接影響了仿真結(jié)果的準(zhǔn)確性和實用性。通常可在設(shè)計的每個環(huán)節(jié)應(yīng)用控制EMI的各項設(shè)計規(guī)則，以達(dá)到控制EMI的目的。

1.3.5　避免傳輸線效應(yīng)的方法

針對傳輸線問題所引入的影響，可以從以下幾個方面控制這些影響。

1.嚴(yán)格控制關(guān)鍵網(wǎng)線的布線長度

如果在電路設(shè)計中有快速邊沿變化的信號存在，就必須考慮到在PCB上存在傳輸線效應(yīng)的問題。特別是現(xiàn)在普遍使用的較高時鐘頻率的快速集成電路芯片，更存在這樣的問題。解決這個問題有一些基本原則，即如果采用CMOS或TTL電路進(jìn)行設(shè)計，工作頻率小于10MHz時，布線長度應(yīng)不大于7in；工作頻率為50MHz時，布線長度應(yīng)不大于1.5in；如果工作頻率達(dá)到或超過75MHz，布線長度應(yīng)在1in以內(nèi)。如果超過上述標(biāo)準(zhǔn)，就存在傳輸線效應(yīng)的問題。

2.合理規(guī)劃布線的拓?fù)浣Y(jié)構(gòu)

選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)是解決傳輸線效應(yīng)問題的方法。布線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時，除非布線分支長度很短，否則快速邊沿變化的信號將被信號主干布線上的分支布線所扭曲。通常，PCB布線采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈（Daisy Chain）布線和星形（Star）布線。

菊花鏈布線，即布線從驅(qū)動端開始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻應(yīng)該緊靠驅(qū)動端。菊花鏈布線在控制布線的高次諧波干擾方面效果最好。但這種布線方式布通率最低，不容易實現(xiàn)100%布通。在實際設(shè)計中，可以使菊花鏈布線中的分支長度盡可能短。

星形布線可以有效地避免時鐘信號的不同步問題，但在密度很高的PCB上手工完成布線將變得十分困難。使用自動布線器是完成星形布線的好方法。在星形拓?fù)浣Y(jié)構(gòu)中，每條分支上都需要終端電阻，其阻值應(yīng)和連線的特征阻抗相匹配。特征阻抗值和終端匹配電阻值可以通過手工計算得出，也可通過CAD工具計算得出。在實際設(shè)計中，可使用以下方法選擇終端匹配。

（1）RC匹配終端：這種方式可以減少功率消耗，但只能在信號工作比較穩(wěn)定的情況下使用，最適合于對時鐘信號線進(jìn)行匹配處理。這種方法的缺點是RC匹配終端中的電容可能影響信號的波形和傳播速度。

（2）串聯(lián)電阻匹配：這種方式不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸，可用于時間延遲影響不大的總線驅(qū)動電路，可以減少PCB上元器件的使用數(shù)量和連線密度。

（3）分離匹配終端：匹配元器件應(yīng)放置在接收端附近，其優(yōu)點是不會拉低信號，并且可以很好地避免噪聲，常用于TTL輸入信號，如ACT、HCT和FAST等。

此外，對于終端匹配電阻的封裝形式和安裝方式也必須加以考慮。通常，SMD表面貼裝電阻比DIP封裝電阻具有較低的電感，所以SMD表面貼裝電阻成為首選。如果選擇DIP封裝電阻，也有兩種安裝方式可選，即垂直安裝方式和水平安裝方式。在垂直安裝方式中，DIP封裝電阻的一條安裝引腳很短，可以減少電阻和PCB間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但垂直安裝會增加電阻的電感。水平安裝方式具有較低的電感，但過熱的溫度會使DIP封裝電阻產(chǎn)生漂移，在最壞的情況下，DIP封裝電阻可能會使電路開路，造成PCB布線終端匹配失效，從而成為潛在的失敗因素。

3.抑止電磁干擾的方法

較好地解決信號完整性問題，可以改善PCB的電磁兼容性（EMC）。其中，保證PCB有良好的接地是非常重要的。對于復(fù)雜的電路設(shè)計，采用一個信號層配一個地線層是十分有效的方法，多層板中的頂層和底層的地平面至少能降低輻射10dB。另外，降低PCB的最外層信號的密度，也是減少電磁輻射的好方法，這可采用“表面積層”技術(shù)“Build-up”設(shè)計制作PCB來實現(xiàn)。表面積層是通過在普通工藝的PCB上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)的，電阻和電容可埋在表層下，單位面積上的布線密度會增加近一倍，因而可降低PCB的面積。PCB面積的縮小對布線的拓?fù)浣Y(jié)構(gòu)有著巨大的影響，這意味著縮小電流回路和分支布線長度，而電磁輻射與電流回路的面積近似成正比。同時，縮小PCB面積意味著應(yīng)使用高密度引腳封裝器件，這又使電路連線長度進(jìn)一步縮短，從而使電流回路長度減小，提高了電磁兼容特性。此外，還有一些其他的技術(shù)：在對PCB的元器件進(jìn)行布局時，將模擬系統(tǒng)和數(shù)字系統(tǒng)盡量分開；適當(dāng)?shù)厥褂萌ヱ铍娙萁档凸╇?地噪聲，從而降低EMI；讓信號的傳輸線盡量遠(yuǎn)離PCB邊緣；避免在PCB上布直角信號傳輸線等。

4.電源去耦技術(shù)

為減小集成電路芯片上瞬時過沖電源電壓，應(yīng)添加去耦電容。添加去耦電容可以有效去除電源電壓信號上的毛刺影響，并減少在PCB上的電源環(huán)路的輻射。為了獲得電源電壓平滑毛刺的最佳效果，去耦電容應(yīng)直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器件插座上帶有去耦電容，而有的器件則要求去耦電容距器件的距離要足夠小。任何高速和高功耗的元器件應(yīng)盡量放置在一起，以減少瞬時過沖電源電壓。如果沒有電源層，那么較長的電源連線將在信號和回路之間形成環(huán)路，從而成為輻射源和易感應(yīng)電路。構(gòu)成一個不穿過同一網(wǎng)線或其他布線環(huán)路的布線稱為開環(huán)，否則將構(gòu)成閉環(huán)。這兩種情況都會形成天線效應(yīng)（線天線和環(huán)形天線）。天線對外產(chǎn)生EMI輻射，同時自身也成為敏感電路。閉環(huán)產(chǎn)生的輻射與閉環(huán)面積近似成正比。

高速電路設(shè)計是一個非常復(fù)雜的設(shè)計過程，有諸多因素要加以考慮。這些因素有時互相對立。例如，高速器件布局時位置靠近雖可以減少延時，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。因此在電路設(shè)計時應(yīng)權(quán)衡各種因素，進(jìn)行全面的折中考慮，既要滿足電路設(shè)計要求，又要降低設(shè)計復(fù)雜度。

5.端接技術(shù)

可以利用歐姆定律來解決驅(qū)動端、負(fù)載端與傳輸線之間的阻抗不匹配問題。驅(qū)動端的阻抗一般小于50Ω，可以在驅(qū)動端上串聯(lián)電阻來提高其阻抗，使其與傳輸線匹配，這種技術(shù)稱為“串行端接”；負(fù)載阻抗通常遠(yuǎn)大于50Ω，可以在負(fù)載端并聯(lián)電阻來降低其阻抗，使其與傳輸線匹配，這種技術(shù)稱為“并行端接”。這兩種方法都有各自的優(yōu)缺點，結(jié)合起來比較有效。

圖1-3-5所示的并行端接中，負(fù)載端的并聯(lián)電阻能夠有效工作，但也有以下缺點。

增加驅(qū)動電流從而增加電源損耗。

增加串?dāng)_，增加EMI。

增加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。

圖1-3-6所示的串行端接中，驅(qū)動端的串聯(lián)電阻能減少損耗，但驅(qū)動器的阻抗成了非線性，而且會損失很多進(jìn)入傳輸線的能量。