1.3 FPGA/CPLD的基本結(jié)構(gòu)

本節(jié)在討論FPGA與CPLD的通用結(jié)構(gòu)的基礎(chǔ)上，比較兩者的異同，加深讀者對這兩種通用的可編程邏輯器件的認(rèn)識。

1.3.1 FPGA的基本結(jié)構(gòu)

簡化的FPGA基本由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等，如圖1-1所示。

每個單元的基本概念介紹如下。

(1) 可編程輸入/輸出單元。

輸入/輸出（Input/Output）單元簡稱I/O單元，它們是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配需求。為了使FPGA有更靈活的應(yīng)用，目前大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗特性，上/下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。

可編程I/O單元支持的電氣標(biāo)準(zhǔn)因工藝而異，不同器件商不同器件族的FPGA支持的I/O 標(biāo)準(zhǔn)也不同，一般說來，常見的電氣標(biāo)準(zhǔn)有 LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL和PCI等。值得一提的是，隨著ASIC工藝的飛速發(fā)展，目前可編程I/O支持的最高頻率越來越高，一些高端FPGA通過DDR寄存器技術(shù)，甚至可以支持高達(dá)2Gbit/s的數(shù)據(jù)速率。

(2) 基本可編程邏輯單元。

基本可編程邏輯單元是可編程邏輯的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。FPGA一般是基于SRAM工藝的，其基本可編程邏輯單元幾乎都是由查找表（LUT，Look Up Table）和寄存器（Register）組成的。FPGA內(nèi)部查找表一般為4輸入（注：Altera Stratix Ⅱ的自適應(yīng)邏輯模塊ALM結(jié)構(gòu)比較特殊），查找表一般完成純組合邏輯功能。FPGA內(nèi)部寄存器結(jié)構(gòu)相當(dāng)靈活，可以配置為帶同步/異步復(fù)位或置位、時鐘使能的觸發(fā)器（FF，F(xiàn)lip Flop），也可以配置成為鎖存器（Latch）。FPGA一般依賴寄存器完成同步時序邏輯設(shè)計(jì)。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但是不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。例如，Altera可編程邏輯單元通常被稱為LE（Logic Element，邏輯單元），由一個Register加一個LUT構(gòu)成。Altera的大多數(shù)FPGA將10個LE有機(jī)地組合起來，構(gòu)成更大的功能單元――邏輯陣列模塊（LAB，Logic Array Block），LAB中除了LE還包含LE間的進(jìn)位鏈、LAB控制信號、局部互聯(lián)線資源、LUT級聯(lián)鏈、寄存器級聯(lián)鏈等連線與控制資源。Xilinx可編程邏輯單元叫Slice，它由上下兩個部分構(gòu)成，每個部分都由一個Register加一個LUT組成，被稱為LC（Logic Cell，邏輯單元），兩個LC之間有一些共用邏輯，可以完成LC之間的配合與級聯(lián)。Lattice的底層邏輯單元叫PFU（Programmable Function Unit，可編程功能單元），它由8個LUT和8～9個Register構(gòu)成。當(dāng)然這些可編程單元的配置結(jié)構(gòu)隨著器件的發(fā)展也在不斷更新，最新的一些可編程邏輯器件常常根據(jù)設(shè)計(jì)需求推出一些新的LUT和Register的配置比率，并優(yōu)化其內(nèi)部的連接構(gòu)造。

學(xué)習(xí)底層配置單元的LUT和Register比率的一個重要意義在于器件選型和規(guī)模估算。很多器件手冊上用器件的ASIC門數(shù)或等效的系統(tǒng)門數(shù)表示器件的規(guī)模，但目前FPGA內(nèi)部除了基本可編程邏輯單元外，還包含有豐富的嵌入式RAM、PLL或DLL，以及專用Hard IP Core（硬知識產(chǎn)權(quán)功能核）等。這些功能模塊也會等效出一定規(guī)模的系統(tǒng)門，所以用系統(tǒng)門權(quán)衡基本可編程邏輯單元的數(shù)量是不準(zhǔn)確的，常常混淆設(shè)計(jì)者。比較簡單科學(xué)的方法是用器件的Register或LUT的數(shù)量衡量（一般來說兩者比例為1∶1）。例如，Xilinx的Spartan-Ⅲ系列的XC3S1000有15360個LUT，而Lattice的EC系列LFEC15E也有15360個LUT，所以這兩款FPGA的可編程邏輯單元數(shù)量基本相當(dāng)，屬于同一規(guī)模的產(chǎn)品。同樣道理，Altera的Cyclone器件族的EP1C12的LUT數(shù)量是12060個，就比前面提到的兩款FPGA規(guī)模略小。需要說明的是，器件選型是一個綜合性問題，需要將設(shè)計(jì)的需求、成本壓力、規(guī)模、速度等級、時鐘資源、I/O特性、封裝、專用功能模塊等諸多因素綜合考慮。

(3) 嵌入式塊RAM。

目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM（Block RAM）。FPGA內(nèi)部嵌入可編程RAM模塊，大大地拓展了FPGA的應(yīng)用范圍和使用靈活性。FPGA內(nèi)嵌的塊RAM一般可以靈活配置為單端口RAM（SPRAM，Single Port RAM）、雙端口RAM（DPRAM，Double Ports RAM）、偽雙端口RAM（Pseudo DPRAM）、CAM（Content Addressable Memory）、FIFO （First In First Out）等常用存儲結(jié)構(gòu)。RAM的概念和功能讀者應(yīng)該非常熟悉，在此不再贅述。FPGA中其實(shí)并沒有專用的ROM硬件資源，實(shí)現(xiàn)ROM的思路是對RAM賦予初值，并保持該初值。所謂CAM，即內(nèi)容地址儲存器。CAM這種存儲器在其每個存儲單元都包含了一個內(nèi)嵌的比較邏輯，寫入CAM的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。概括地講，RAM是一種根據(jù)地址讀、寫數(shù)據(jù)的存儲單元；而CAM和RAM恰恰相反，它返回的是與端口數(shù)據(jù)相匹配的內(nèi)部地址。CAM的應(yīng)用也非常廣泛，比如在路由器中的地址交換表等。FIFO是“先進(jìn)先出隊(duì)列”式存儲結(jié)構(gòu)。FPGA內(nèi)部實(shí)現(xiàn)RAM、ROM、CAM、FIFO等存儲結(jié)構(gòu)都可以基于嵌入式塊RAM單元，并根據(jù)需求自動生成相應(yīng)的粘合邏輯（Glue Logic）以完成地址和片選等控制邏輯。

不同器件商或不同器件族的內(nèi)嵌塊RAM的結(jié)構(gòu)不同，Xilinx常見的塊RAM大小是4kbit和18kbit兩種結(jié)構(gòu)，Lattice常用的塊RAM大小是9kbit，Altera的塊RAM最為靈活，一些高端器件內(nèi)部同時含有兩種塊RAM結(jié)構(gòu)，分別是M9K RAM（9kbit）和M-144K RAM （144kbit）。

需要補(bǔ)充一點(diǎn)的是，除了塊RAM，Altera、Xilinx和Lattice的FPGA還可以靈活地將LUT配置成RAM、ROM、FIFO等存儲結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM（Distributed RAM）。根據(jù)設(shè)計(jì)需求，塊RAM的數(shù)量和配置方式也是器件選型的一個重要標(biāo)準(zhǔn)。

(4) 豐富的布線資源。

布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長度、寬度和分布位置的不同而被劃分為不同的等級，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時鐘和全局復(fù)位/置位的布線；一些叫作長線資源，用以完成器件Bank（分區(qū)）間的一些高速信號和一些第二全局時鐘信號（有時也被稱為Low Skew信號）的布線；還有一些叫作短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線；另外，在基本邏輯單元內(nèi)部還有著各式各樣的布線資源和專用時鐘、復(fù)位等控制信號線。

實(shí)現(xiàn)過程中，設(shè)計(jì)者一般不需要直接選擇布線資源，而是由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓樸結(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以設(shè)計(jì)者常常忽略布線資源。其實(shí)布線資源的優(yōu)化與使用和設(shè)計(jì)的實(shí)現(xiàn)結(jié)果（包含速度和面積兩個方面）有直接關(guān)系。

(5) 底層嵌入功能單元。

底層嵌入功能單元的概念比較籠統(tǒng)，這里我們指的是那些通用程度較高的嵌入式功能模塊，比如PLL（Phase Locked Loop）、DLL（Delay Locked Loop）、DSP、CPU等。隨著FPGA的發(fā)展，這些模塊被越來越多地嵌入到FPGA的內(nèi)部，以滿足不同場合的需求。

目前大多數(shù)FPGA廠商都在FPGA內(nèi)部集成了DLL或PLL硬件電路，用以完成時鐘的高精度、低抖動的倍頻、分頻、占空比調(diào)整、移相等功能。目前，高端FPGA產(chǎn)品集成的DLL和PLL資源越來越豐富，功能越來越復(fù)雜，精度越來越高（一般在ps的數(shù)量級）。Altera芯片集成的是PLL，Xilinx芯片主要集成的是DLL，Lattice的新型FPGA同時集成了PLL與DLL以適應(yīng)不同的需求。Altera芯片的PLL模塊分為增強(qiáng)型PLL（Enhanced PLL）和快速PLL（Fast PLL）等。Xilinx芯片DLL的模塊名稱為CLKDLL，在高端FPGA中， CLKDLL的增強(qiáng)型模塊為DCM（Digital Clock Manager，數(shù)字時鐘管理模塊）。這些時鐘模塊的生成和配置方法一般分為兩種，一種是在HDL代碼和原理圖中直接實(shí)例化，另一種方法是在IP核生成器中配置相關(guān)參數(shù)，自動生成IP。Altera的IP核生成器叫作Mega Wizard，Xilinx的IP核生成器叫作Core Generator，Lattice的IP核生成器叫作Module/IP Manager。另外，可以通過在綜合、實(shí)現(xiàn)步驟的約束文件中編寫約束屬性來完成時鐘模塊的約束。

越來越多的高端FPGA產(chǎn)品將包含DSP或CPU等軟處理核，從而使FPGA由傳統(tǒng)的硬件設(shè)計(jì)手段逐步過渡為系統(tǒng)級設(shè)計(jì)平臺。例如，Altera的Stratix、Stratix GX、Stratix Ⅱ等器件族內(nèi)部集成了DSP Core，配合通用邏輯資源，還可以實(shí)現(xiàn)ARM、MIPS、NIOS等嵌入式處理器系統(tǒng)；Xilinx的Virtex Ⅱ和Virtex Ⅱ Pro系列FPGA內(nèi)部集成了Power PC 450的CPU Core和Micro Blaze RISC處理器Core；Lattice的ECP系列FPGA內(nèi)部集成了系統(tǒng)DSP Core模塊。這些CPU或DSP處理模塊的硬件主要由一些加、乘、快速進(jìn)位鏈、Pipelining和Mux等結(jié)構(gòu)組成，加上用邏輯資源和塊RAM實(shí)現(xiàn)的軟核部分，就組成了功能強(qiáng)大的軟運(yùn)算中心。這種CPU或DSP比較適合實(shí)現(xiàn)FIR濾波器、編碼解碼、FFT（快速傅里葉變換）等運(yùn)算密集型應(yīng)用。FPGA內(nèi)部嵌入CPU或DSP等處理器，使FPGA在一定程度上具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力，F(xiàn)PGA正逐步成為SPOC（System On Programmable Chip）的高效設(shè)計(jì)平臺。Altera的系統(tǒng)級開發(fā)工具是Qsys和DSP Builder，通過這些平臺用戶可以方便地設(shè)計(jì)標(biāo)準(zhǔn)的DSP處理器（如ARM、NIOS等）、專用硬件結(jié)構(gòu)與軟硬件協(xié)同處理模塊等。Xilinx的系統(tǒng)級設(shè)計(jì)工具是EDK和Platform Studio，Lattice的嵌入式DSP開發(fā)工具是MATLAB的Simulink。

(6) 內(nèi)嵌專用硬核。

這里的內(nèi)嵌專用硬核與前面的“底層嵌入單元”是有區(qū)分的，這里講的內(nèi)嵌專用硬核通用性相對較弱，不是所有FPGA器件都包含硬核（Hard Core）。我們稱FPGA和CPLD為通用邏輯器件，是區(qū)分于專用集成電路（ASIC）而言的。其實(shí)FPGA內(nèi)部也有兩個陣營：一方面是通用性較強(qiáng)，目標(biāo)市場范圍很廣，價格適中的FPGA；另一方面是針對性較強(qiáng)，目標(biāo)市場明確，價格較高的FPGA。前者主要指低成本（Low Cost）FPGA，后者主要指某些高端通信市場的可編程邏輯器件。例如，Altera的Stratix IV GX器件族內(nèi)部集成了8.5Gbit/s SERDES（串并收發(fā)單元）；Xilinx的對應(yīng)器件族是Virtex 5和Virtex 6；Lattice器件的專用Hard Core的比重更大，有兩類器件族支持SERDES功能，分別是Lattice高端SC系列FPGA和現(xiàn)場可編程系統(tǒng)芯片（FPSC，F(xiàn)ield Programmable System Chip）。目前，Altera、Lattice和Xilinx都已經(jīng)推出內(nèi)嵌10Gbit/s SERDES模塊的系統(tǒng)級可編程邏輯器件。

1.3.2 CPLD的基本結(jié)構(gòu)

CPLD在工藝和結(jié)構(gòu)上與FPGA有一定的區(qū)別，如前面介紹，F(xiàn)PGA一般都是SRAM工藝的，如Xilinx、Altera、Lattice的系列FPGA器件，其基本結(jié)構(gòu)都是基于查找表加寄存器結(jié)構(gòu)的。CPLD一般都是基于乘積項(xiàng)結(jié)構(gòu)的，如Altera的MAX7000、MAX3000（E2PROM工藝）系列器件，Lattice的isp MACH4000、isp MACH5000（0.18μm E2CMOS工藝）系列器件，Xilinx的XC9500（0.35μm CMOS Fast Flash工藝）、Cool Runner2（0.18μm CMOS工藝）系列器件等都是基于乘積項(xiàng)的CPLD。

CPLD的結(jié)構(gòu)相對比較簡單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊構(gòu)成，如圖1-2所示。

(1) 可編程I/O單元。

CPLD的可編程I/O單元和FPGA的可編程I/O單元的功能一致，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配。由于CPLD的應(yīng)用范圍局限性較大，所以其可編程I/O的性能和復(fù)雜度與FPGA相比有一定的差距。CPLD的可編程I/O支持的I/O標(biāo)準(zhǔn)較少，頻率也較低。

(2) 基本邏輯單元。

與FPGA相似，基本邏輯單元是CPLD的主體，通過不同的配置，CPLD的基本邏輯單元可以完成不同類型的邏輯功能。需要強(qiáng)調(diào)的是，CPLD的基本邏輯單元的結(jié)構(gòu)與FPGA相差較大。前面介紹過，F(xiàn)PGA的基本邏輯單元通常是由LUT和Register按照1∶1的比例組成的，而CPLD中沒有LUT這種概念，其基本邏輯單元是一種被稱為宏單元（Macro Cell，簡稱MC）的結(jié)構(gòu)。所謂宏單元，其本質(zhì)是由一些與、或陣列加上觸發(fā)器構(gòu)成的，其中“與或”陣列完成組合邏輯功能，觸發(fā)器用以完成時序邏輯。器件規(guī)模一般用MC的數(shù)目表示，器件標(biāo)稱中的數(shù)字一般都包含該器件的MC數(shù)量。CPLD廠商通過將若干個MC連接起來完成相對復(fù)雜一些的邏輯功能。不同廠商的這種MC集合的名稱不同，Altera的MAX7000、MAX3000系列EPLD將之稱為邏輯陣列模塊（LAB，Logic Array Block）；Lattice的LC4000、isp LSI5000、isp LSI2000系列CPLD將之稱為通用邏輯模塊（GLB， Generic Logic Block）；Xilinx 9500 和 Cool Runner2 將之稱為功能模塊（FB，F(xiàn)unction Block），其功能一致，但結(jié)構(gòu)略有不同。

與CPLD基本邏輯單元相關(guān)的另外一個重要概念是乘積項(xiàng)。所謂乘積項(xiàng)即MC中與陣列的輸出，其數(shù)量標(biāo)志了CPLD容量，對CPLD的性能也有一定的影響，不同廠商的CPLD定制的乘積項(xiàng)數(shù)目不同。乘積項(xiàng)陣列實(shí)際上就是一個“與或”陣列，每一個交叉點(diǎn)都是一個可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯，在“與”陣列后一般還有一個“或”陣列，用以完成最小邏輯表達(dá)式中的“或”關(guān)系。“與或”陣列配合工作，完成復(fù)雜的組合邏輯功能。MC中的可編程觸發(fā)器與FPGA內(nèi)部的可編程觸發(fā)器相似，一般也包含時鐘、復(fù)位/置位配置功能，用以實(shí)現(xiàn)時序邏輯的寄存器或鎖存器等功能。

(3) 布線池和布線矩陣。

CPLD的布線及連通方式與FPGA差異較大。前面講過，F(xiàn)PGA內(nèi)部有不同速度、不同驅(qū)動能力的豐富布線資源，用以完成FPGA內(nèi)部所有單元之間的互聯(lián)互通。而CPLD的結(jié)構(gòu)比較簡單，其布線資源也相對有限，一般采用集中式布線池結(jié)構(gòu)。所謂布線池其本質(zhì)就是一個開關(guān)矩陣，通過打結(jié)點(diǎn)可以完成不同MC的輸入與輸出項(xiàng)之間的連接。Altera的布線池叫作可編程互聯(lián)陣列（PIA，Programmable Interconnect Array），Lattice的布線池叫作全局布線池（GRP，Global Routing Pool），Xilinx 9500系列CPLD的布線池叫作高速互聯(lián)與交叉矩陣（Fast Connect Ⅱ Switch Matrix），而Cool Runner Ⅱ系列CPLD的布線池則叫作先進(jìn)的互聯(lián)矩陣（AIM，Advanced Interconnect Matrix）。CPLD的器件內(nèi)部互聯(lián)資源比較缺乏，所以在某些情況下器件布線時會遇到一定的困難，Lattice的LC4000系列器件在輸出I/O Bank和功能模塊GLB之間還添加了一層輸出布線池（ORP，Output Routing Pool），在一定程度上提高了設(shè)計(jì)的布通率。

CPLD的布線池結(jié)構(gòu)固定，所以CPLD的輸入管腳到輸出管腳的標(biāo)準(zhǔn)延時固定，被稱為Pin to Pin延時，用Tpd表示。Pin to Pin延時反應(yīng)了CPLD器件可以實(shí)現(xiàn)的最高頻率，也就清晰地標(biāo)明了CPLD器件的速度等級。

(4) 其他輔助功能模塊。

CPLD中還有一些其他的輔助功能模塊，如JTAG（IEEE 1532、IEEE 1149.1）編程模塊，一些全局時鐘、全局使能、全局復(fù)位/置位單元等。

1.3.3 FPGA和CPLD的比較

FPGA/CPLD既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了普通ASIC設(shè)計(jì)周期長、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的理想首選。當(dāng)代FPGA、CPLD有以下特點(diǎn)。

? 規(guī)模越來越大。隨著VLSI（Very Large Scale IC，超大規(guī)模集成電路）工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大。單片邏輯門數(shù)已愈千萬，如Altera Stratix IV的EP4S230已經(jīng)達(dá)到千萬門的規(guī)模。芯片的規(guī)模越大所能實(shí)現(xiàn)的功能就越強(qiáng)，同時也更適于實(shí)現(xiàn)片上系統(tǒng)（SOC）。

? 開發(fā)過程投資小。FPGA/CPLD芯片在出廠之前都做過嚴(yán)格的測試，而且FPGA/CPLD設(shè)計(jì)靈活，發(fā)現(xiàn)錯誤時可直接更改設(shè)計(jì)，減少了投片風(fēng)險，節(jié)省了許多潛在的花費(fèi)。所以不但許多復(fù)雜系統(tǒng)使用FPGA完成，甚至設(shè)計(jì)ASIC時也要把實(shí)現(xiàn)FPGA功能樣機(jī)作為必需的步驟。

? FPGA/CPLD一般可以反復(fù)地編程、擦除。在不改變外圍電路的情況下，設(shè)計(jì)不同片內(nèi)邏輯就能實(shí)現(xiàn)不同的電路功能。所以，用FPGA/CPLD試制功能樣機(jī)，能以最快的速度占領(lǐng)市場。甚至在有些領(lǐng)域，因?yàn)橄嚓P(guān)標(biāo)準(zhǔn)協(xié)議發(fā)展太快，設(shè)計(jì)ASIC跟不上技術(shù)的更新速度，只能依靠FPGA/CPLD完成系統(tǒng)的研制與開發(fā)。

? FPGA/CPLD開發(fā)工具智能化，功能強(qiáng)大。現(xiàn)在，F(xiàn)PGA/CPLD開發(fā)工具種類繁多、智能化高、功能強(qiáng)大。應(yīng)用各種工具可以完成從輸入、綜合、實(shí)現(xiàn)到配置芯片等一系列功能。還有很多工具可以完成對設(shè)計(jì)的仿真、優(yōu)化、約束、在線調(diào)試等功能。這些工具易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場。

? 新型FPGA內(nèi)嵌CPU或DSP內(nèi)核，支持軟硬件協(xié)同設(shè)計(jì)，可以作為片上可編程系統(tǒng)（SOPC）的硬件平臺。

? 新型FPGA內(nèi)部內(nèi)嵌高性能ASIC的Hard Core。通過這些Hard IP（知識產(chǎn)權(quán)）可以完成某些高速復(fù)雜設(shè)計(jì)（如SPI 4.2、PCI Express、Fibre-Channel等通信領(lǐng)域成熟標(biāo)準(zhǔn)和接口等），提高系統(tǒng)的工作頻率與效能，減輕工程師的任務(wù)量，規(guī)避了研發(fā)風(fēng)險，加速了研發(fā)進(jìn)程。

FPGA與CPLD的區(qū)別及聯(lián)系如表1-1所示，希望通過對照，加深讀者對FPGA和CPLD各自特點(diǎn)的整體把握。

盡管FPGA與CPLD在硬件結(jié)構(gòu)上有一定的差異，但是對用戶而言，F(xiàn)PGA和CPLD的設(shè)計(jì)流程是相似的，使用EDA軟件的設(shè)計(jì)方法也沒有太大的差別。設(shè)計(jì)時，根據(jù)所選器件型號充分發(fā)揮器件的特性就可以了，所以后文多數(shù)情況下的論述并未加以區(qū)分，而統(tǒng)稱為可編程邏輯器件。