1.3 信號發生電路設計

信號發生電路多種多樣，一般而言，主要包括LC振蕩器、RC振蕩器、石英晶體振蕩器、非正弦波信號發生器、集成振蕩器芯片、壓控振蕩器、鎖相頻率合成電路、直接數字頻率合成電路。

1.3.1 函數信號發生器

信號發生器是指產生所需參數的電測試信號的儀器。函數信號發生器在電路實驗和設備檢測中具有十分廣泛的用途。函數信號發生器能產生某些特定的周期性時間函數波形（主要是正弦波、方波、三角波、鋸齒波和脈沖波等）信號。頻率范圍可從幾毫赫甚至幾微赫的超低頻直到幾十兆赫。除供通信、儀表和自動控制系統測試用外，還廣泛用于其他非電測量領域。

圖1.9為產生上述波形的方法之一，將積分電路與某種帶有遲滯特性的閾值開關電路（如施密特觸發器）連成環路，積分器能將方波積分成三角波。施密特電路又能使三角波上升到某一閾值或下降到另一閾值時發生躍變而形成方波，頻率除了能隨積分器中的RC值的變化而改變外，還能用外加電壓控制兩個閾值而改變。將三角波另行加到由很多不同偏置二極管組成的整形網絡，形成許多不同斜度的折線段，便可形成正弦波。

圖1.10為使用密勒積分器和遲滯回路比較器構成的方波和三角波信號發生器的應用電路。遲滯回路比較器的閾值電壓UT為

電路振蕩頻率為

正弦波可由三角波獲得，其方法是通過二極管整形網絡對三角波采用分段折線逼近的波形綜合法。分段折線逼近的實現電路如圖1.11所示。

前面討論了由分立元器件或局部集成器件組成的正弦波和非正弦波信號產生電路，下面將目前用得較多的集成函數發生器8038做簡單介紹。

由手冊和有關資料可知，8038由恒流源I1、I2，電壓比較器C1、C2和觸發器等組成。其內部原理電路框圖和外部引腳排列分別如圖1.12和圖1.13所示。

在圖1.12中，電壓比較器C1、C2的門限電壓分別為2VR/3和VR/3（ 其中VR = VCC + VEE），電流源I1和I2的大小可通過外接電阻調節，且I2必須大于I1。當觸發器的Q端輸出為低電平時，它控制開關S使電流源I2斷開。而電流源I1則向外接電容C充電，使電容兩端電壓vC隨時間線性上升，當vC = 2VR/3時，比較器C1輸出發生跳變，使觸發器輸出Q端由低電平變為高電平，控制開關S使電流源I2接通。由于I2＞I1，因此電容C放電，vC隨時間線性下降。當vC≤VR/3時，比較器C2輸出發生跳變，使觸發器輸出端Q又由高電平變為低電平，I2再次斷開，I1再次向C充電，vC又隨時間線性上升。如此周而復始，產生振蕩。若I2 = 2I1，vC上升時間與下降時間相等，就產生三角波輸出到引腳3。而觸發器輸出的方波，經緩沖器輸出到引腳9。三角波經正弦波變換器變成正弦波后由引腳2輸出。當I1＜I2＜2I1時，vC的上升時間與下降時間不相等，引腳3輸出鋸齒波。因此，8038能輸出方波、三角波、正弦波和鋸齒波四種不同的波形。

圖1.14為8038構成的波形發生器原理圖。引腳8為調頻電壓控制輸入端，引腳7輸出調頻偏置電壓，其值（指引腳6與引腳7之間的電壓）是（VCC + VEE/5），它可作為引腳8的輸入電壓。此外，該器件的方波輸出端為集電極開路形式，一般需在正電源與9腳之間外接一電阻，其值常選用10 kΩ左右。當電位器RP1動端在中間位置，并且圖中引腳8與引腳7短接時，引腳9、引腳3和引腳2的輸出分別為方波、三角波和正弦波。電路的振蕩頻率f約為0.3/[C（R1+ RP1/2）]。調節RP1、RP2可使正弦波的失真達到較理想的程度。

在圖1.14中，當RP1動端在中間位置，斷開引腳8與引腳7之間的連線，若在+VCC與-VEE之間接一電位器，使其動端與8腳相連，改變正電源+VCC與引腳8之間的控制電壓（即調頻電壓），則振蕩頻率隨之變化，因此該電路是一個頻率可調的函數發生器。如果控制電壓按一定規律變化，則可構成掃頻式函數發生器。

1.3.2 鎖相環頻率合成器

鎖相的意義是相位同步的自動控制，能夠完成兩個電信號相位同步的自動控制閉環系統叫做鎖相環，簡稱PLL。它廣泛應用于廣播通信、頻率合成、自動控制及時鐘同步等技術領域。鎖相環主要由相位比較器（PC）、壓控振蕩器（VCO）、低通濾波器三部分組成，如圖1.15所示。

壓控振蕩器的輸出信號 Uo接至相位比較器的一個輸入端，其輸出頻率的高低由低通濾波器上建立起來的平均電壓Ud大小決定。施加于相位比較器另一個輸入端的外部輸入信號Ui與來自壓控振蕩器的輸出信號Uo相比較，比較結果產生的誤差輸出電壓Uφ正比于Ui和Uo兩個信號的相位差，經過低通濾波器濾除高頻分量后，得到一個平均值電壓Ud。這個平均值電壓Ud朝著減小VCO輸出頻率和輸入頻率之差的方向變化，直至VCO輸出頻率和輸入信號頻率獲得一致。這時兩個信號的頻率相同，兩相位差保持恒定（即同步）稱為相位鎖定。

當鎖相環鎖定時，它還具有“捕捉”信號的能力，VCO可在某一范圍內自動跟蹤輸入信號的變化，如果輸入信號頻率在鎖相環的捕捉范圍內發生變化，鎖相環能捕捉到輸入信號頻率，并強迫VCO鎖定在這個頻率上。這一特性使鎖相環在頻率合成電路中有重要的應用。在現代電子技術中，為了得到高精度的振蕩頻率，通常采用石英晶體振蕩器。但石英晶體振蕩器的頻率不容易改變，利用鎖相環、倍頻、分頻等頻率合成技術，可以獲得多頻率、高穩定的振蕩信號輸出。輸出信號頻率比晶振信號頻率大的稱為鎖相倍頻器電路；輸出信號頻率比晶振信號頻率小的稱為鎖相分頻器電路。

CD4046是通用的CMOS鎖相環集成電路，其特點是電源電壓范圍寬（為3～18 V），輸入阻抗高（約100 MΩ），動態功耗小，在中心頻率f0為10 kHz下功耗僅為600 μW，屬微功耗器件。圖1.16為CD4046內部電路原理框圖，主要由相位比較器1、相位比較器2、壓控振蕩器（VCO）、線性放大器、源跟隨器、整形電路等部分構成。CD4046工作原理如下：輸入信號Ui從14腳輸入后，經放大器A1進行放大、整形后加到相位比較器1、2的輸入端，圖1.16開關K撥至2腳，則比較器1將從3腳輸入的比較信號Uo與輸入信號Ui進行相位比較，從相位比較器輸出的誤差電壓Uφ則反映出兩者的相位差。Uφ經R3、R4及C2濾波后得到一控制電壓Ud加至壓控振蕩器VCO的輸入端9腳，調整VCO的振蕩頻率f2，使f2迅速逼近信號頻率f1。VCO的輸出又經除法器再進入相位比較器1，繼續與Ui進行相位比較，最后使得f2 = f1，兩者的相位差為一定值，實現了相位鎖定。若開關K撥至13腳，則相位比較器2工作，過程與上述相同。

圖1.17是CD4046與BCD加法計數器CD4518構成的100倍頻電路。剛開機時，f2不等于f1，假定f2＜f1，此時相位比較器2輸Uφ為高電平，經濾波后Ud逐漸升高使VCO輸出頻率f2迅速上升，f2增大值至f2 = f1，如果此時Ui滯后Uo，則相位比較器2輸出Uφ為低電平。Uφ經濾波后得到的Ud信號開始下降，這就迫使VCO對f2進行微調，最后達到f2/N = f1，并且f2與f1的相位差ΔΦ = 0°。進入鎖定狀態。如果此后f1又發生變化，鎖相環能再次捕獲f1，使f2與f1相位鎖定。

1.3.3 移相電路

常用LC振蕩電路產生的正弦波頻率較高，若要產生頻率較低的正弦振蕩，勢必要求振蕩回路要有較大的電感和電容，這樣不但元件體積大、笨重、安裝不便，而且制造困難、成本高。因此，200 kHz以下的正弦振蕩電路，一般采用振蕩頻率較低的RC振蕩電路。常用的RC振蕩電路有移相式和橋式兩種。

圖1.18是典型的超前型RC移相振蕩電路，它是由一個反相放大器和一個移相反饋網絡組成的。如果放大器在相當寬的頻率范圍內 φA為180°，反饋網絡還必須使通過它的某一特定頻率的正弦電壓再移相180°，才能滿足自激振蕩的相位平衡條件。

RC移相式振蕩器，具有電路簡單，經濟方便等優點，但選頻作用較差，振幅不夠穩定，頻率調節不便，因此一般用于頻率固定、穩定性要求不高的場合。

1.3.4 直接數字頻率合成芯片

直接數字頻率合成（DDS，Direct Digital Frequency Synthesis）技術是從相位概念出發直接合成所需波形的一種頻率合成技術。它是以一個固定頻率精度的時鐘作為參考時鐘源，通過數字信號處理技術產生一個頻率和相位可調的輸出信號。從本質上來說，它是由設置的可編程的二進制控制字對參考時鐘做除法運算。控制字一般是24～48位字長。所以可以認為DDS就是數字信號處理理論的延伸，是數字信號中信號綜合的硬件實現問題。

DDS包括數字器件和模擬器件兩部分。主要由相位累加器、ROM波形查詢表、數模轉換器DAC和低通濾波器LPF構成。DDS的基本結構如圖1.19所示。其中K為頻率控制字、fc為時鐘頻率，N為相位累加器的字長，D為ROM數據位數及D/A轉換器的字長。相位累加器在時鐘fc的控制下以步長K進行累加，輸出N位二進制碼作為波形ROM的地址，對波形ROM進行尋址，波形ROM輸出的幅碼s（n）經D/A轉換器變成階梯波s（t），再經低通濾波器平滑后就可以得到合成的信號波形了。合成的信號波形形狀取決于波形ROM中存放的幅碼，因此用DDS可以產生任意波形。

AD9854是美國AD公司采用先進的DDS技術生產的另一款具有高集成度功能強大的DDS芯片。它內部集成了48位相位累加器、48位頻率累加器、12位高速、高性能的正交D/A轉換器以及調制和控制電路，能夠在單片上完成頻率調制、相位調制、幅度調制和IQ正交調制等多種功能，其內部結構如圖1.20所示。當輸入一個精確的參考時鐘，AD9854就產生一個高穩定的頻率、相位、幅度可編程調制的正弦和余弦信號，作為本機振蕩器用于通信、雷達等方面。AD9854的DDS內核具有48位的頻率分辨率，17位的相位截斷誤差保證了優良的SFDR（無雜散動態范圍）性能。同時，AD9854內部還含有可編程控制的時鐘倍頻器，這可以使用戶采用相對較低頻率的振蕩器通過鎖相環電路實現從4～20的整數倍頻成為系統時鐘信號，其內部時鐘速率最大可達300 MHz。

AD9854有5種工作模式，分別為Single-Tone（Mode 000）、FSK（Mode 001）、Ramped FSK （Mode010）、Chirp（Mode 011）和BPSK（Mode 100），模式選擇可在控制寄存器里進行修改。在這5種模式中，Single-Tone模式是最為靈活的一種，也是主復位后的默認模式。通過該模式可以根據需要任意設定輸出信號的頻率、幅度和相位等參數。在FSK模式下，其輸出信號的頻率可根據芯片29腳的電平高低在頻率控制字F1和F2之間選擇，而其相位則由相位控制字P1決定，頻率跳變時相位保持連續。Ramped FSK模式與FSK的不同之處在于： F1和F2分別存儲低頻率和高頻率，輸出從F1到F2不是瞬時變化，而是經過一個漸變頻率掃描的過程。掃描的頻率步進和速度可以控制，控制寄存器中提供單獨控制位以實現自動三角形掃頻過程，還可改變掃頻速度或步進以實現非線性掃頻。Chirp模式是在指定的頻率范圍和頻率精度上，頻率可以是線性或非線性變化輸出，而且掃頻方向可控。與Ramped FSK模式相比，該模式需要用戶自己通過HOLD（腳29高電平）控制停止頻率點，同時控制停止后的狀態。BPSK模式的工作方式幾乎和FSK完全相同，只是BPSK模式將頻率F1和F2之間的切換變成了相位P1和P2之間的切換，腳P29低電平時選擇P1，高電平時選擇P2。此外，還要通過頻率寄存器對輸出信號的頻率進行控制。

AD9854內部寄存器可分為兩類，數據寄存器和控制寄存器。位于串行地址為7，并行地址為1 D～20 H的寄存器為控制寄存器，其他為數據寄存器。控制寄存器用于部分功能模塊的掉電控制、參考時鐘倍頻控制、工作模式選擇、通信編程接口配置和一些模式下的功能控制等。AD9854的寄存器分布如表1.1所示。

AD9854提供了10 MHz兩線或3線SPI串行編程接口和速度高達100 MHz的8位并行編程接口，采用這兩種編程接口的寄存器編址不同，如表1.1所示。

為了將I/O緩沖寄存器中的數據傳送到DDS內核，需要提供一個更新時鐘。與AD9851不同的是，AD9854提供了內部更新時鐘和外部用戶控制更新兩種控制更新方式。采用內部更新時鐘模式時，當32位內部更新時鐘寄存器的值被減至0時，產生一個更新DDS的信號，并在20腳（I/O UD CLK腳）輸出一個持續8個系統時鐘寬度高電平的脈沖，指示DDS已完成數據的更新。加電后系統默認為內部更新模式，要轉換為外部更新模式，需將控制寄存器1 Dh中的內部/外部更新位置0。

AD9854的控制流程如圖1.21所示。