第1章 DSP通用文選

JTAG仿真技術參考

David M.Doyle

1 引言

這篇文檔（EE-68位于http://www.analog.com/ee-notes/）為ADI公司的處理器設計JTAG仿真器接口提供技術參考。ADI公司的處理器在本文中均被稱為數字信號處理器（DSP）。要了解IEEE 1149.1(JTAG)標準，請看附錄E:Introduction to IEEE Std. 1149.1(JTAG) Boundary Scan。

ADI設計、制造、銷售各種不同類型的JTAG仿真器以供支持嵌入JTAG仿真器接口的ADI DSP使用。本文介紹的內容僅適用于當前的一系列ADI仿真器。該產品系列包括：HPPCI、HPUSB和USB仿真器。

本文檔以前的版本支持ADI JTAG仿真器的早期產品，例如，Mountain-ICE、Summit-ICE、Trek-ICE、Apex-ICE和EZ-ICE。有關這篇文檔中不支持的JTAG仿真器的技術資料，可以聯系ADI的DSP開發工具技術支持網站（processor.tools.support@analog.com），獲得舊版本的JTAG仿真器資料。

注意，新的設計不要采用低版本的EE-68做技術參考。定期到ADI的網站上查找該文檔的最新版本。如果參考舊版本的EE-68所作的設計，在完成JTAG仿真時如果有問題，請將其更新。

2 JTAG仿真器接口設計

所有ADI JTAG仿真器與DSP的接口是一個有14個引腳的JTAG仿真器插頭，它與JTAG仿真器接頭相連。如果它沒有連著JTAG仿真器，也可以通過一個可選的局部（固定在用戶板上）掃描控制器連接到DSP。

所有ADI JTAG仿真器采用IEEE1149.1的擴展集標準從DSP JTAG仿真口收發數據。JTAG仿真器采用的附加信號作為來自DSP的JTAG仿真狀態標志。該信號是供應商專用信號，并非IEEE1149.1規范的一部分。

下面詳細介紹了ADI JTAG仿真器的設計規范，包括與用戶板相連的JTAG仿真器的功能特性、電特性和機械特性的要求。

2.1 JTAG仿真器用戶板插頭信號

如圖1和表1所示，JTAG仿真器插頭有14個引腳。要與JTAG仿真器通信必須將該插頭插到用戶板上。JTAG仿真器插頭是一個標準的雙排0.025"公的方形頭，間隔為0.1"×0.1"，最小長度為0.235"。JTAG仿真器電纜頭的引腳3特別用于防止偶然插入用戶板后面的接頭，修剪好用戶板上插頭的引腳3以使JTAG仿真器電纜的母頭能夠插入。

注意，JTAG仿真器14引腳的母頭的引腳3與JTAG電纜的一根線相連，此線與仿真器的地相連。

（1）局部邊界掃描控制器

參考圖1，在連接器的標號為奇數一邊的信號可以由具有邊界掃描控制器的用戶板控制。這些信號包括邊界掃描控制器JTAG信號BTMS/VDDIO, BTCK, BTDI和。上述每個信號在表1中都有描述。

注意，如果對局部邊界掃描不熟悉，不知道怎么在設計中使用，可以參看附錄E：IEEE Std.1149.1(JTAG)邊界掃描介紹。

（2）特殊情況引腳5（BTMS/VDDIO）

引腳5（BTMS/VDDIO）在HPPCI JTAG仿真器上是一個雙功能引腳。首先，當JTAG ICE沒有連到JTAG頭時，引腳5可以將一個可選的局部邊界掃描控制器的TMS信號與用戶板上DSP的TMS信號相連。在JTAG頭的引腳5和引腳6之間有跳線。其次，該引腳被JTAG ICE用于自動檢測用戶板的DSP I/O電壓（VDDIO）是否達到5V。JTAG ICE采用檢測電壓來確定DSP JTAG信號輸入輸出電平。用一個4.7kΩ的電阻將該引腳下拉至VDDIO。不要將它與VDDIO直接相連。

注意，只有HPPCI JTAG仿真器的引腳5支持電壓自動檢測。USB和HPUSB JTAG仿真器的引腳5僅支持BTMS功能。

（3）BTMS引腳VDDIO自動檢測功能

HPPCI JTAG仿真器可以自動檢測高達5V的DSP IO電壓（VDDIO）。HPPCI JTAG仿真器使用BTMS/VDDIO引腳的VDDIO檢測電壓來調整JTAG仿真器接口輸入信號上限和輸出信號驅動電平到表2所示的值。當使用HPPCI JTAG仿真器時必須用一個4.7kΩ的電阻將引腳5（BTMS/VDDIO）上拉至DSP I/O電壓（VDDIO）。

當使用HPUSB和USB JTAG不支持VDDIO自動檢測的仿真器時，可以將引腳5直接連到用戶板的局部邊界掃描控制器的BTMS信號，不需要任何上拉電阻。

注意，VDDIO是用戶板DSP I/O口的電壓值，而不是DSP內核的電壓值。當使用HPPCI VDDIO自動檢測功能時，要確保連接到VDDIO的電源層是正確的。

（4）BTMS引腳邊界掃描功能

當JTAG ICE沒有連到JTAG頭時，引腳5可以將一個可選的局部邊界掃描控制器的TMS信號與用戶板上DSP的TMS信號相連。在JTAG頭的引腳5和引腳6之間有跳線。

有可能會將一個HPUSB或USB JTAG仿真器連接到采用具有VDDIO自動檢測邏輯的HPPCI JTAG仿真器的用戶板上。HPUSB或USB JTAG仿真器不會將引腳5接回仿真器，所以用戶板或仿真器都不會有損傷。當采用HPUSB或USB JTAG仿真器時用戶板的電壓上限由用戶通過Visual DSP++會話向導手動設置。

注意，當使用HPPCI JTAG仿真器時，如果JTAG ICE連接到插頭，需要控制引腳5的BTMS信號使它不會被邊界掃描控制器驅動。當JTAG ICE連接到插頭時，如果對BTMS信號隔離失敗，由于引腳5上錯誤的檢測電壓會導致JTAG ICE無法預料的行為。可以像附錄B中圖8和圖9那樣用跳線或緩沖器將BTMS信號隔離。如果使用緩沖器隔離BTMS信號，連接JTAG ICE時需要將緩沖器的輸出禁用。

2.2 JTAG仿真器接頭機械特性規范

這一部分對JTAG仿真器接頭的機械特性規范進行了說明。

插頭的長和寬至少是0.30"和0.10"。關于接頭保護區域的信息可以參考圖2。

注意，用戶板上插拔JTAG仿真器電纜的插槽高度應留出裕量。

考慮到HPPCI JTAG仿真器的電纜，高度間隙限制參考圖3。HPUSB和USB JTAG仿真器的高度間隙限制參考圖4。

2.3 用戶板仿真器接頭設計規范

這部分介紹不同的用戶板如何設計JTAG仿真器接頭。用戶板包括帶局部邊界掃描邏輯或不帶局部邊界掃描邏輯的單個或多個DSP設備。根據設計的用戶板的類型，JTAG仿真器接口設計規范可參考附錄部分的文檔：

● 附錄A：用戶板JTAG接口設計：不帶邊界掃描的單DSP用戶板；

● 附錄B：用戶板JTAG接口設計：不帶邊界掃描的多DSP用戶板；

● 附錄C：用戶板JTAG接口設計：帶邊界掃描的單DSP用戶板；

● 附錄D：用戶板JTAG接口設計：帶邊界掃描的多DSP用戶板。

2.4 JTAG仿真器接口的PCB布局

所有的JTAG仿真器信號（TCK, TMS, TDI, TDO, 和）都作為關鍵路徑信號。在用戶板上對這些信號進行布線時要特別注意。控制阻抗指定為50Ω和75Ω。采用固化共地使串擾最小。布線時讓JTAG仿真器的信號遠離高頻網絡，尤其是時鐘線。布線越短越好，路徑長度盡可能相等。

這些線路不能受到其他信號的干擾，當TDO和的路徑非常長時可能需要串聯端接電阻器。關于串聯端接電阻器的內容請查閱附錄A到D。

3 JTAG仿真器加電/斷電順序

JTAG仿真器通過仿真器插頭連接到用戶板上之前，應該先將它上電并連接到PC主機。ADI所有高性能JTAG仿真器可以從用戶板上“熱”插拔而沒有加電或斷電順序的限制。

注意，用戶板沒有加電之前或JTAG仿真器連到用戶板之前不要打開或運行仿真軟件，以避免仿真錯誤。

另外，對網絡，連接一個4.7k的下拉電阻到DSP，附錄A到附錄D中涉及的所有DSP都要這樣處理，除非用戶板使用邊界掃描邏輯并且不使用控制信號。

使用邊界掃描邏輯并且不使用控制信號的用戶板不要對信號下拉。使用下拉電阻會阻止邊界掃描邏輯移動測試口。信號在用戶板上電之前跨越JTAG仿真器插頭的和引腳，應該給它安一個跳線。用戶板加電之后，無論何時如果JTAG仿真器沒有插入JTAG仿真器插頭，都應將跳線連接上。該跳線防止DSP的JTAG TAP （測試訪問口）陷入不可恢復的狀態。

4 JTAG仿真器接頭電特性要求

這一部分對JTAG仿真器接頭電特性規范進行了說明。

4.1 HPPCI JTAG仿真器自動電壓檢測接頭邏輯

HPPCI JTAG仿真器接頭使用JTAG仿真器插頭的引腳5（BTMS/VDDIO）來自動檢測用戶板I/O口的電壓。電壓檢測邏輯控制著JTAG仿真器從用戶板接收到的JTAG信號的電壓閾值。電壓檢測邏輯也可以設置發送到用戶板的JTAG信號的驅動電壓。

用戶板上DSP的I/O電壓（VDDIO）可能與DSP處理器電壓相同，也可能不同。如果將用戶板設置為HPPCI JTAG仿真器自動電壓檢測，一定要保證使用的DSP處理器的VDDIO供電電壓正確。一定要將信號用4.7k的電阻下拉到正確的電壓層。不要把BTMS/VDDIO引腳直接連到VDDIO電壓層。關于BTMS/VDDIO引腳的更多信息請參考附錄A到D。

4.2 JTAG仿真器接頭I/O特性

JTAG仿真器接頭可以耐高達5V的直流電。這對所有的Analog Devices JTAG系列JTAG I/O電壓為5V、3.3V、2.5V和1.8V的DSP處理器都適用。仿真器接頭可以適用于5V的用戶板，其邏輯電平為3.3V，這同時也滿足了閾值電壓不能超過5V的要求。表2概括了JTAG仿真器接頭的所有I/O特性。

4.3 JTAG仿真器接頭時序

這部分介紹用戶板的JTAG仿真器插頭上JTAG信號重要的時序信息。圖5畫出了用戶板JTAG仿真器插頭上JTAG信號的轉換和時序關系。

表3介紹了JTAG仿真器輸出信號（TCK, TMS, TDI和）的開關參數以及JTAG仿真器輸入信號（TDO和）建立和保持的條件。表3還介紹了高性能JTAG仿真器的工作頻率。圖5說明了表中相關參數值的映射關系。

該信息用于確定用戶板的最大路徑長度，網絡負載，JTAG仿真器信號路徑上容許的負載電容。

表3中的最大頻率數僅能保證用戶板滿足表3中的建立和保持條件。當計算建立和保持余量時，應確保包含用戶板DSP的數據表中TDO和的延時參數。如果用戶板不滿足表3中指定的建立和保持條件，為了保證JTAG仿真器的可靠性，要讓它工作在較低的頻率下。

注意，如果JTAG仿真器不能在最低的可用頻率下工作，請檢查用戶板有無連線錯誤，或者重新設計用戶板以減少延時。盡量減少路徑長度，電氣負荷并使用較快速的緩沖器。

建立和保持時間由JTAG仿真器在最壞情況下的最大延時決定。典型情況下，建立和保持時間會比表中的值小很多。如果JTAG仿真器路徑很復雜且有很長的傳播延時，請對用戶板的JTAG路徑做一個時序分析。通過分析來確定用戶板JTAG仿真路徑是否有足夠的時間裕量能讓JTAG工作在期望的TCK頻率下。

時序分析得到的時間裕量是一個正數。通常情況下，合理的時間裕量至少是整個TCK時鐘周期的10%。進行時序分析時注意要以最壞情況下的延時作為延時數。典型情況下，邏輯電路大都會運行在最大延時值和最小延時值之間。如果得到的裕量是負值并且非常接近于1ns，可以在分析時用一些典型值，看看裕量是否仍為負。

如果采用典型值得到的裕量仍為負，試著選一個可用的慢速TCK頻率，或者對用戶板做一些改變來減少JTAG仿真器路徑延時。

5 結論

這篇文檔介紹的內容使JTAG仿真器接口設計更加直接。用戶板上有一個設計優良的JTAG仿真器接口可以使你更快的開始開發和測試應用程序而不是將寶貴的時間花費在調試JTAG仿真器口上。定期到ADI DSP工具網站上更新這文檔。

附錄A 用戶板JTAG接口設計：不帶邊界掃描的單DSP的用戶板

如圖6所示，不帶邊界掃描控制器的單DSP的用戶板或者在局部邊界掃描控制器鏈中不包含該DSP。當使用HPPCI JTAG仿真器時，應該將所有的邊界掃描引腳（除了引腳5）接地。HPPCI JTAG仿真器接頭需要引腳5即BTMS/VDDIO信號來自動檢測DSP I/O的電壓（VDDIO）。

JTAG仿真器插頭和DSP之間的布線距離少于6英寸的單DSP用戶板不需要使用緩沖器。

注意，如果最差情況下JTAG仿真器插頭和DSP之間的布線距離大于6英寸，無論掃描鏈的路徑上有幾個DSP，都要緩沖用戶板。

圖6是JTAG仿真器插頭和不帶邊界掃描控制器的單DSP用戶板的DSP之間的連接示意圖。

注意，圖6中連接到JTAG仿真器的TDO和信號串聯了端接電阻。這些電阻是可選的。如果JTAG仿真器插頭和DSP之間的TDO或的布線距離大于6英寸則需要使用端接電阻。

端接電阻值等于印制電路板的阻抗（ZPCB）減去TDO或信號I/O驅動器的阻抗（ZDriver）。起初將端接電阻值設為零歐姆。如果在使用JTAG仿真器時觀察到了信號完整性問題，則將端接電阻值ZTerminator設置為ZPCB減去ZDriver。根據信號情況調節端接電阻值，它可能比ZTerminator稍小一些或大一些。端接電阻離DSP越近越好。

注意，本文檔之前的版本需要對TMS、TCK和TDI加上拉電阻。在仿真器中使用了具有強驅動能力的CMOS緩沖器就不需要再用上拉電阻了。

附錄B 用戶板JTAG接口設計：不帶邊界掃描的多DSP的用戶板

如圖7所示，在使用HPPCI JTAG仿真器時，不帶邊界掃描的多DSP用戶板應該將所有邊界掃描引腳（除了引腳5）接地。HPPCI JTAG仿真器接頭需要引腳5即BTMS/VDDIO信號來自動檢測DSP I/O的電壓（VDDIO）。

如圖7所示，如果掃描路徑上有多個DSP，且沒有使用局部邊界掃描控制器，那么用戶板就需要緩沖。圖7是不帶邊界掃描控制器的多DSP用戶板的緩沖器和JTAG仿真器插頭的連接示意圖。

對于5V的用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入輸出延時，雙1對5時鐘驅動型號為IDT49FCT805（或等同的）的緩沖器，TMS, TDI, , TDO和EMU信號的緩沖器應使用型號為74AC11244（或等同的）的緩沖器。

對于3.3V低電壓用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入輸出延時，雙1對5時鐘驅動型號為IDT49FCT3805E（或等同的）的緩沖器，TMS, TDI, , TDO和信號的緩沖器應使用型號為74AVC16244（或等同的）的緩沖器。

對于2.5V/1.8V低電壓用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入輸出延時，單1對5時鐘驅動型號為IDT5T9050（或等同的）的緩沖器，TMS, TDI, , TDO和信號的緩沖器應使用型號為74AVC16244（或等同的）的緩沖器。

注意，圖7中連接到JTAG仿真器的TDO和信號串聯了端接電阻。這些電阻是可選的。如果JTAG仿真器插頭和DSP之間的TDO或的布線距離大于6英寸則需要用端接電阻。

端接電阻值等于印制電路板的阻抗(ZPCB)減去TDO或信號I/O驅動器的阻抗(ZDriver)。起初將端接電阻值設為零歐姆。如果在使用JTAG仿真器時觀察到了信號完整性問題，則將端接電阻值ZTerminator設置為ZPCB減去ZDriver。根據信號情況調節端接電阻值，它可能比ZTerminator稍小一些或大一些。端接電阻離DSP越近越好。

注意，為了使信號抖動最小化，確保TMS, TDI, , TDO和信號的緩沖器來自同一個分組。對于TCK信號要用一個高扇出的驅動。TCK信號驅動應該來自于一個專用分組，該分組中沒有TMS, TDI, , TDO和信號。

JTAG仿真器插頭和DSP之間的布線應該盡可能的等長。隔離來自其他信號網表尤其是時鐘信號的串擾。

TMS, 和緩沖信號的負載（DSPs）不可超過8個。TCK緩沖信號的負載不可超過1個。剩余的負載（DSPs）應使用另一個緩沖器來驅動，它最多驅動8個設備。

注意，文檔之前的版本需要對TMS、TCK和TDI加上拉電阻。在仿真器中用了具有強驅動能力的CMOS緩沖器就不需要再用上拉電阻。

在一個掃描鏈中使用的物理設備建議不超過16個。如果物理設備超過16個，最好的方法是將該掃描鏈分成更小的獨立的鏈，每條鏈都有自己的JTAG插頭和緩沖器。如果不能這樣做的話，就增加跳線來減少一次調試時一條鏈上的設備數目。PCB布線時要多加注意使傳輸線路的影響最小。

附錄C 用戶板JTAG接口設計：帶邊界掃描的單DSP用戶板

帶邊界掃描控制器邏輯的單DSP用戶板應將局部邊界掃描信號引腳連接到JTAG仿真器插頭的引腳上，如圖8所示。

如果用戶板的局部邊界掃描控制器是可選的并且連接HPPCI JTAG仿真器，那么在開始運行仿真軟件之前需要將BTMS信號與BTMS/VDDIO電壓引腳隔離。參考圖8，在JTAG仿真過程中，可以用一個跳線或者三態緩沖器將HPPCI JTAG仿真器插頭的引腳5與局部邊界掃描控制器邏輯隔離。

注意，當JTAG仿真器插頭連接HPPCI JTAG仿真器時，必須將BTMS信號與用戶板的JTAG仿真器插頭的BTMS/VDDIO引腳隔離。在HPPCI JTAG仿真器軟件啟動之前隔離要一直有效。通過隔離可以防止局部邊界掃描控制器的BTMS信號干擾HPPCI JTAG仿真器接頭的自動電壓檢測邏輯。

局部邊界掃描控制器與DSP之間通過連接或斷開局部邊界掃描控制器的JTAG信號和DSP JTAG仿真信號之間的跳線來實現。局部邊界掃描信號包括BTMS，BTCK，BTDI和。DSP JTAG仿真信號TMS，TCK，TDI和使用JTAG仿真器插頭上的跳線與局部邊界掃描信號相連，如圖8所示。

注意，如果使用局部邊界掃描控制器，上電時要給一個低脈沖。局部邊界掃描控制器和JTAG仿真器沒有使用時要一直保持為低。用戶板使用邊界掃描控制器時如何控制信號，請參考圖8。

如果用戶板上有局部邊界掃描控制器，但是它無法控制信號，就需要用額外的邏輯電路來控制該信號。額外的邏輯電路必須保證信號在上電復位時給出一個低脈沖。在局部邊界掃描的其他時刻應該將其驅動為高。這可以防止在局部邊界掃描時信號持續為高。

如果要阻止DSP進入局部邊界掃描，應保持DSP TAP（測試訪問口）處于復位狀態并且將信號用跳線或下拉電阻接地。

注意，帶有局部邊界掃描控制器的用戶板應該將圖8中信號的4.7k下拉電阻去掉，并且不要驅動。如果用了下拉電阻且不能被過驅動DSP JTAG TAP（測試訪問口）會持續保持在復位狀態。

JTAG仿真器插頭和帶邊界掃描控制器單DSP用戶板的DSP的連接如圖8所示。

注意，開發板上的跳線可以用零歐姆的電阻替代。如果調試和生產都采用相同的版本，設計用戶板采用雙下標。雙下標應該既與圖1中調試板的插頭一致又與成品板上的貼片電阻一致。

JTAG仿真器插頭和DSP之間的布線距離少于6英寸的單DSP用戶板不需要用緩沖器。

注意，如果最差情況下JTAG仿真器插頭和DSP之間的布線距離大于6英寸，無論掃描鏈的路徑上有幾個DSP，都要緩沖用戶板。

注意，圖8中連接到JTAG仿真器的TDO和信號串聯了端接電阻。這些電阻是可選的。如果JTAG仿真器插頭和DSP之間的TDO或的布線距離大于6英寸則需要用端接電阻。端接電阻值等于印制電路板的阻抗(ZPCB)減去TDO或信號I/O驅動器的阻抗(ZDriver)。起初將端接電阻值設為零歐姆。如果在使用JTAG仿真器時觀察到了信號完整性問題，則將端接電阻值ZTerminator設置為ZPCB減去ZDriver。根據信號情況調節端接電阻值，它可能比ZTerminator稍小一些或大一些。端接電阻離DSP越近越好。

注意，本文檔之前的版本需要對TMS、TCK和TDI加上拉電阻。在仿真器中使用了具有強驅動能力的CMOS緩沖器就不需要再用上拉電阻了。

附錄D 用戶板JTAG接口設計：帶邊界掃描的多DSP用戶板

帶邊界掃描控制器邏輯的多DSP用戶板應將局部邊界掃描信號引腳連接到JTAG仿真器插頭的引腳上，如圖9所示。

注意，開發板上的跳線可以用零歐姆的電阻替代。如果調試和生產都采用相同的版本，設計用戶板采用雙下標。雙下標應該既與圖1中調試板的插頭一致又與成品板上的貼片電阻一致。

如果用戶板的局部邊界掃描控制器是可選的并且連接HPPCI JTAG仿真器，那么在開始運行仿真軟件之前需要將BTMS信號與BTMS/VDDIO電壓引腳隔離。參考圖9，在JTAG仿真過程中可以用一個跳線或者三態緩沖器將HPPCI JTAG仿真器插頭的引腳5與局部邊界掃描控制器邏輯隔離。

注意，當JTAG仿真器插頭連接HPPCI JTAG仿真器時，必須將BTMS信號與用戶板的JTAG仿真器插頭的BTMS/VDDIO引腳隔離。在HPPCI JTAG仿真器軟件啟動之前隔離要一直有效。通過隔離可以防止局部邊界掃描控制器的BTMS信號干擾HPPCI JTAG仿真器接頭的自動電壓檢測邏輯。

局部邊界掃描控制器與DSP之間通過連接或斷開局部邊界掃描控制器的JTAG信號和DSP JTAG仿真信號之間的跳線來實現。局部邊界掃描信號包括BTMS，BTCK，BTDI和。DSP JTAG仿真信號TMS，TCK，TDI和使用JTAG仿真器插頭上的跳線與局部邊界掃描信號相連。如圖9所示。

注意，如果使用局部邊界掃描控制器，上電時要給一個低脈沖。局部邊界掃描控制器和JTAG仿真器沒有使用時要一直保持為低。用戶板使用邊界掃描控制器時如何控制信號，請參考圖9。

如果用戶板上有局部邊界掃描控制器，但是它無法控制BTRST信號，那么就需要用額外的邏輯電路來控制該信號。額外的邏輯電路必須保證信號在上電復位時給出一個低脈沖。在局部邊界掃描的其他時刻應該將其驅動為高。這可以防止在局部邊界掃描時信號持續為高。

如果要阻止DSP進入局部邊界掃描，應保持DSP TAP（測試訪問口）處于復位狀態并且將信號用跳線或下拉電阻接地。

注意，帶有局部邊界掃描控制器的用戶板應該將圖9中信號的4.7k下拉電阻去掉，并且不要驅動。如果使用了下拉電阻且不能被過驅動DSP JTAG TAP（測試訪問口）會持續保持在復位狀態。

如圖9所示，如果掃描路徑上有多個DSP，且帶有局部邊界掃描控制器，那么用戶板就需要緩沖。圖9是帶邊界掃描控制器的多DSP用戶板的緩沖器和JTAG仿真器插頭的連接示意圖。

對于5V的用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入輸出延時，雙1對5時鐘驅動型號為IDT49FCT805（或等同的）的緩沖器，TMS，TDI，，TDO和信號的緩沖器應使用型號為74AC11244（或等同的）的緩沖器。

對于3.3V低電壓用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入/輸出延時，雙1對5時鐘驅動型號為IDT49FCT3805E（或等同的）的緩沖器，TMS，TDI，，TDO和信號的緩沖器應使用型號為74AVC16244（或等同的）的緩沖器。

對于2.5V/1.8V低電壓用戶板，TCK信號的緩沖器應采用低抖動，高扇出，最小輸入輸出延時，單1對5時鐘驅動型號為IDT5T9050（或等同的）的緩沖器，TMS，TDI，， TDO和信號的緩沖器應使用型號為74AVC16244（或等同的）的緩沖器。

注意，圖9中連接到JTAG仿真器的TDO和信號串聯了端接電阻。這些電阻是可選的。如果JTAG仿真器插頭和DSP之間的TDO或的布線距離大于6英寸則需要用端接電阻。

端接電阻值等于印制電路板的阻抗（ZPCB）減去TDO或信號I/O驅動器的阻抗（ZDriver）。起初將端接電阻值設為零歐姆。如果在使用JTAG仿真器時觀察到了信號完整性問題，則將端接電阻值ZTerminator設置為ZPCB減去ZDriver。根據信號情況調節端接電阻，它可能比ZTerminator稍小一些或大一些。端接電阻離DSP越近越好。

注意，為了使信號抖動最小化，確保TMS，TDI，，TDO和信號的緩沖器來自同一個分組。對于TCK信號要使用一個高扇出的驅動。TCK信號驅動應該來自于一個專用分組，該分組中沒有TMS，TDI，，TDO和信號。

JTAG仿真器插頭和DSP之間的布線應該盡可能的等長。隔離來自其他信號網表尤其是時鐘信號的串擾。

TMS，和緩沖信號的負載（DSPs）不可超過8個。TCK緩沖信號的負載不可超過1個。剩余的負載（DSPs）應使用另一個緩沖器來驅動，它最多驅動8個設備。

注意，本文檔之前的版本需要對TMS、TCK和TDI加上拉電阻。在仿真器中使用了具有強驅動能力的CMOS緩沖器就不需要再用上拉電阻了。

在一個掃描鏈中使用的物理設備建議不超過16個。如果物理設備超過16個最好的方法是將該掃描鏈分成更小的獨立的鏈，每條鏈都有自己的JTAG插頭和緩沖器。如果不能這樣做，就增加跳線來減少一次調試時一條鏈上的設備數目。PCB布線時要多加注意使輸電線路的影響最小。

附錄E對（JTAG）邊界掃描的IEEE1149.1介紹

這一部分簡要介紹IEEE 1149.1（JTAG）規范，并為不熟悉邊界掃描的用戶介紹邊界掃描的概念。

（1）IEEE1149.1（JTAG）規范

因為PGA或BGA封裝形式的器件變得很復雜導致印制電路板變得非常密集，傳統的探針和電路內部測試方法變得非常困難。急需找到測試這些高密度的PCB的新方法。為了解決這個問題，20世紀80年代，聯合測試行動組（JTAG）提出了用邊界掃描實現印制電路板上器件引腳電平的測試標準IEEE1149.1。這一標準在1990年被認可、采納和引入。該規范的幾個子版本包括1993年的1149.1a版本，1994年對邊界掃描描述語言（BSDL）規范的增補版均被認可和采用。將IEEE1149.1標準集成到其產品（Ics）用于電路板和元器件測試的公司，進一步將JTAG用于對FPGA編程，下載微代碼和電路內部仿真等。

（2）邊界掃描的定義

邊界掃描提供了不使用物理探針來測試PCB內部連接的方法。通過使用具有多路傳輸和鎖存功能的內部邊界掃描單元，數據可以以串行方式從互連器件移入移出。使用其多路器和鎖存邏輯的每個邊界掃描單元都連接到器件的引腳上，所有的邊界掃描單元均以串行鏈的方式連接。該鏈包括用于連接PCB上其他器件（由用戶定義）的某一器件的所有或部分引腳（由用戶定義）的邊界掃描單元。

實現IEEE1149.1標準的每個邊界掃描單元和JTAG控制邏輯的框圖如圖10所示。TDI， TCK，TMS，TDO及可選的引腳提供了由TMS控制以（TCK）為時鐘移入數據（TDI）、移出數據（TDO）的測試訪問口（TAP）。驅動TCK，TMS和TDI引腳的外部設備通過驅動可選的引腳也可以使TAP（測試訪問口）控制器復位。數據由TDO引腳回到控制TAP（測試訪問口）操作的外部設備。

ADI公司使用TAP（測試訪問口）控制器和邊界掃描操作來訪問JTAG掃描單元的專用內部寄存器從而實現數據從DSP的移入移出，給DSP提供了一個仿真口。ADI在其所有目前的DSP JTAG TAP（測試訪問口）邏輯器件中均包含可選的引腳，并且它還使用了一個IEEE1149.1標準中沒有的專用仿真控制引腳（）。

如果想了解更多有關IEEE1149.1標準如何工作的信息，可以訪問它們的網站http://standards.ieee.org/.