第1章 先進集成電路器件

1.1 概述

在過去的40年間，隨著CMOS工藝特征尺寸的不斷縮小，硅基超大規模集成電路（Very Large-Scale Integration, VLSI）也得到了飛速發展。值得注意的是，自從20世紀60年代集成電路工藝誕生以來，CMOS工藝尺寸的縮減一直遵循摩爾定律的基本法則（每18個月，單位面積上的集成電路器件數量增加一倍）。同時，工藝尺寸的變化也沒有涉及體硅平面MOSFET，以及近年來發展的部分耗盡絕緣襯底上硅（Partially Depleted Silicon-on-Insulator, PD-SOI）MOSFET結構上的任何重大變化，如圖1.1所示。盡管會在一定程度上增加器件摻雜分布等CMOS制造工藝的復雜性，但這類結構仍然可以較為容易地將柵長縮減到30nm左右（Lg=30nm），并有效控制了短溝道效應（Short-Channel Effects, SCE）。然而自從2010年以來，CMOS器件特征尺寸的縮減速度已經減緩，摩爾定律正受到嚴峻的挑戰。這主要是因為在22nm及以下尺寸工藝中，現有的制造工藝無法可靠地實現納米級摻雜分布，這也意味著器件成品的良率會受到極大影響。此外，對于納米級的CMOS器件，硅晶格的摻雜物中不可避免的隨機性會導致器件特性（如閾值電壓Vth）的變化。早在2011年，國際半導體制造工藝發展路線圖（見圖1.2）就預測了CMOS器件特征尺寸的發展趨勢，最新的5nm工藝將在2021年逐步開始商業化。但在22nm工藝節點上，傳統的體硅結構CMOS工藝發展已經接近極限，為了延續摩爾定律，體硅器件結構必須得到重大改進。

圖1.1 傳統的MOSFET結構橫截面

a）體硅MOSFET b）具有氧化埋層的部分耗盡絕緣襯底上硅MOSFET

圖1.2 國際半導體制造工藝發展路線圖（體硅CMOS器件特征尺寸）

對于體硅和PD-SOI CMOS晶體管來說，特征尺寸L的極限大約為30nm。我們熟知的應變硅溝道技術和金屬/高k柵堆疊技術都無法使經典的CMOS工藝技術延伸至22nm以下的尺寸。因此我們就需要嶄新的結構來延續摩爾定律。在這種情況下，平面全耗盡絕緣襯底上硅（Fully Depleted SOI, FD-SOI）MOSFET和三維晶體管（也稱為三維FinFET，見圖1.3）應運而生。這兩種結構都需要超薄、無摻雜的體，這樣體端就可以通過電氣耦合到柵極。其中FD-SOI MOSFET包含傳統結構（見圖1.4a）和具有薄的氧化埋層，以及襯底重摻雜地平面的兩種結構（見圖1.4b）。

基本的平面FD-SOI MOSFET如圖1.4所示，它是由PD-SOI技術發展而來的。除了需要將約10nm厚的超薄體（Ultra-Thin Body, UTB）與源極/漏極合并，FD-SOI MOSFET的工藝流程與傳統的體硅MOSFET基本相同。超薄的全耗盡體可以使得柵極（前柵）與襯底（背柵）進行電氣耦合。此外，薄的氧化埋層也促進了電氣耦合，使得閾值電壓Vth與襯底摻雜濃度、超薄體厚度（tSi）和氧化埋層厚度（tBOX）密切相關。相應產生的短溝道效應和器件縮放比例也由這些厚度所決定。

早期的FD-SOI MOSFET只使用一個柵極工作（雖然襯底可以被認為是第二個柵極），但FinFET通常使用兩個甚至三個柵極進行工作。這兩種新型器件都取決于超薄的體來幫助控制短溝道效應，而體硅MOSFET則使用復雜的摻雜分布來控制短溝道效應。如圖1.3所示，FinFET利用第三個垂直的空間來完善結構，因此相比于FD-SOI MOSFET，FinFET是一種更全面的革新。本質上，FinFET是一個垂直折疊的平面MOSFET，它的柵極層疊，呈鰭形包裹在超薄體上，并且器件的寬度由鰭形的高度來決定。除了在標準拓撲結構中生長垂直的鰭形柵，三維FinFET的工藝流程與傳統MOSFET基本相同。這種結構最早于1991年提出，但直到2000年前后才得到快速發展。大多數FinFET都是雙柵結構，兩個有源柵極位于兩側。如果是三柵結構，則第三個柵極可以位于鰭形柵的頂部。與FD-SOI MOSFET相同，超薄體電氣耦合到側壁的柵極上，并且厚度tSi決定了短溝道效應和器件縮放率。

圖1.3 基本的準平面FinFET結構

a）三維視圖（沒有顯示襯底） b）二維源-漏橫截面視圖 c）頂視圖

圖1.4 基本的平面FD-SOI MOSFET的橫截面圖

a）傳統的具有厚氧化埋層的器件 b）具有薄氧化埋層和重摻雜地平面的納米級器件（地平面可以作為背柵使用）