前言

進入21世紀以來，互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor, CMOS）工藝仍是模擬、邏輯集成電路的主流工藝，并突破摩爾定律，向著納米級繼續發展。作為集成電路最為經典的設計形式，CMOS模擬電路在當今快速發展的技術革新中依然占據著不可動搖的地位。而其中的模擬集成電路版圖設計與驗證，又是從電路設計到物理實現的關鍵環節。

與數字集成電路版圖的設計主要依據工具實現不同，模擬集成電路版圖的設計主要依靠設計者手動實現，設計者的技術水平和產業經驗都是決定一款芯片成敗的關鍵因素。因此本書依托版圖設計工具Cadence Virtuoso 617和物理驗證工具SIEMENS Calibre，從模擬集成電路版圖的基本概念、方法入手，通過運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等典型模擬集成電路版圖的設計實例，向讀者介紹模擬集成電路版圖設計的理論基礎和實用設計方法，以供從事CMOS模擬集成電路版圖設計的讀者參考討論之用。

本書內容詳盡豐富，具有較強的理論性和實踐性，主要分為4部分，共10章內容：

第1章首先介紹目前快速發展的先進集成電路器件的理論知識，包括納米級FinFET（鰭式場效應晶體管）和FD-SOI（平面全耗盡絕緣襯底上硅）MOSFET的特點和物理特性。同時對模擬集成電路中的gm/ID設計方法進行詳細分析。

第2章重點討論CMOS模擬集成電路設計的基本流程、版圖定義，之后分小節討論CMOS模擬集成電路版圖的概念、設計和驗證流程、布局和布線準則，以及通用的設計規則。

第3～6章分章節詳細介紹了版圖設計工具Cadence Virtuoso 617、物理驗證工具SIEMENS Calibre、DRC/LVS規則定義、修改法則，以及完整的CMOS模擬集成電路版圖設計、驗證流程。

第7～9章，介紹運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等基本模擬電路版圖規劃、布局以及設計的基本方法。

第10章對SIEMENS Calibre中LVS驗證的常見問題進行了歸納和總結，希望幫助讀者快速掌握版圖驗證的基本分析技巧。

本書由廈門理工學院微電子學院陳鋮穎老師主持編寫，中國電子科技集團公司第四十七研究所高級工程師范軍和遼寧大學物理學院尹飛飛老師、北京中電華大電子設計有限責任公司工程師王鑫一同參與編寫。其中，陳鋮穎編寫了第1、2、6、7、8、10章，范軍編寫了第3、4章，尹飛飛編寫了第9章，王鑫編寫了第5章。另外，廈門理工學院微電子學院左石凱、蔡藝軍、黃新棟、林峰諸位老師在查找資料、文檔整理、文稿審校方面付出的辛勤勞動，正是有了大家的共同努力，才使本書得以順利完成，在此向各位表示感謝。

本書受到國家自然科學基金項目（61704143）、廈門市青年創新基金項目（3502Z20206074）、福建省教育科學“十三五”規劃課題（FJJKCG20-011）、福建省新工科研究與改革實踐項目的資助。

由于本書涉及器件、電路、版圖設計等多個方面，以及受時間和編者水平限制，書中難免存在不足和局限，懇請讀者批評指正。

編者

2021年6月